現場(chǎng)可編程門(mén)陣列(FPGA)設計

設計處理

確定設計描述的功能無(wú)誤后,就可以使用EDA軟件對設計描述和相應的性能約束進(jìn)行處理,設計處理是FPGA設計開(kāi)發(fā)中的重要環(huán)節。在設計處理的過(guò)程中,EDA軟件對設計輸入文件進(jìn)行語(yǔ)法和設計規則檢查、邏輯簡(jiǎn)化、優(yōu)化、綜合、適配、布局布線(xiàn)、時(shí)間參數提取,最后產(chǎn)生器件編程用的數據文件。

首先,EDA軟件對設計輸入進(jìn)行語(yǔ)法和設計規則檢查,然后簡(jiǎn)化和優(yōu)化邏輯方程,通過(guò)綜合和適配將優(yōu)化后的設計映射到器件相應的邏輯單元中,生成網(wǎng)表文件。布局布線(xiàn)將映射產(chǎn)生的物理單元在目標器件上進(jìn)行放置和連接,并提取相應的時(shí)間參數。時(shí)間參數提取將生成當前設計的含有時(shí)間參數的網(wǎng)表,用于時(shí)序仿真。另外,時(shí)間參數提取輸出的時(shí)序報告可以反映當前設計是否滿(mǎn)足時(shí)序約束。

設計處理的效果主要取決于設計者的風(fēng)格和綜合工具的能力。使用EDA軟件進(jìn)行設計處理時(shí)需要注意：首先,最優(yōu)化的目標可以是速度、資源、功耗等,這些指標時(shí)相互制約的。其次,目前綜合器所支持的硬件描述語(yǔ)言的語(yǔ)法是有限的,過(guò)于抽象的語(yǔ)法還無(wú)法綜合。因此,設計者應該具有良好的硬件描述語(yǔ)言編碼風(fēng)格。

時(shí)序仿真

時(shí)序仿真又稱(chēng)為后仿真或延時(shí)仿真,是高速FPGA設計過(guò)程中必不可少的仿真驗證階段。由于不同FPGA器件內部的延時(shí)不一樣,不同的布局布線(xiàn)方案也將影響電路各部分的延時(shí),這些延時(shí)可能會(huì )導致系統和電路功能的變化。因此在設計處理以后,需要對系統和各模塊進(jìn)行時(shí)序仿真,分析時(shí)序關(guān)系,檢查和消除競爭冒險、并對器件的實(shí)際工作性能進(jìn)行估計。

由于時(shí)序仿真中需要參考的參數非常多,因此將比功能仿真花費的時(shí)間長(cháng)。時(shí)序仿真中使用了電路延時(shí)的最壞情況,因此,通過(guò)時(shí)序仿真驗證之后的設計一般都能夠在實(shí)際器件上正確運行。

器件編程與測試

器件編程也可以稱(chēng)為配置。時(shí)序仿真完成之后,就可以使用EDA軟件生成FPGA器件編程時(shí)所需的數據文件。器件的編程就是將編程數據下載到相應的FPGA器件中去。

器件編程需要滿(mǎn)足一定的條件,如編程電壓、編程時(shí)序、編程算法等。一次性編程的FPGA需要專(zhuān)用的編程器完成器件的編程工作,基于SRAM的FPGA可以由EPROM或其他存儲器件進(jìn)行配置。在線(xiàn)可編程的FPGA器件不需要專(zhuān)門(mén)的編程器,僅需要一根編程下載電纜和相應的編程軟件。

器件在編程結束后,還可以對器件進(jìn)行校驗、加密等操作工作。對于支持JTAG技術(shù),具有邊界掃描測試BST（Boundary-Scan Testing）能力和在線(xiàn)編程能力的器件來(lái)說(shuō),編程和測試過(guò)程都比較方便。

FPGA設計的要求

作為一個(gè)優(yōu)秀的FPGA設計,必須具有以下幾方面特征：

滿(mǎn)足系統的設計規范和性能要求

滿(mǎn)足用戶(hù)對系統性能指標和設計規范的需求,是一個(gè)FPGA設計成功的最基本要求。

源代碼可讀性高

可讀性好的FPGA設計（原理圖或硬件描述語(yǔ)言描述的源文件）應該包含有足夠的說(shuō)明和注釋信息,比如,各個(gè)模塊的說(shuō)明、每張原理圖之間的關(guān)系、硬件描述的模塊之間的互連關(guān)系等等。另外,狀態(tài)機設計的文檔應該包括狀態(tài)圖或功能描述,布爾方程的實(shí)現過(guò)程也應該寫(xiě)在源代碼中。