線(xiàn)性調頻信號基于FPGA IP核的脈沖壓縮設計

摘要：為實(shí)現線(xiàn)性調頻信號的數字脈沖壓縮，設計一個(gè)FPGA硬件平臺，并著(zhù)重提出一種基于FPGA IP核的脈沖壓縮設計方法。針對脈沖壓縮進(jìn)行了理論分析和Matlab仿真，設計完成后對系統軟、硬件進(jìn)行了全面測試，并根據實(shí)測數據對脈沖壓縮結果進(jìn)行了分析。結果表明，該系統可實(shí)現1 024點(diǎn)的脈沖壓縮功能，主副瓣比、主瓣寬度等指標與理論仿真結果一致。該方法的參數設置靈活，可以簡(jiǎn)化軟件設計，縮短研發(fā)周期。
關(guān)鍵詞：FPGA；IP核；脈沖壓縮；Matlab

0 引言
根據雷達分辨理論，為了使雷達作用距離遠，同時(shí)又具有高的測距精度和好的距離、速度分辨力，雷達發(fā)射信號必須是大帶寬長(cháng)脈沖形式。脈沖壓縮過(guò)程就是對大時(shí)寬帶寬積信號在接收時(shí)進(jìn)行匹配濾波，重新調整信號中各頻率分量的相對相位以得到窄脈沖信號，從而提高雷達的距離分辨力和測距精度。由于線(xiàn)性調頻信號產(chǎn)生較為方便，而且它對多普勒頻率不敏感，因此實(shí)際工程中常采用線(xiàn)性調頻信號作為脈壓信號。
近年來(lái)，隨著(zhù)現場(chǎng)可編程門(mén)陣列(FPGA)在雷達信號處理中的廣泛應用以及FPGA芯片技術(shù)的發(fā)展，為大家提供了一種較好解決數字脈壓的途徑。其中，利用IP核設計FPGA數字系統成為一種趨勢，這些知識產(chǎn)權核可以大大簡(jiǎn)化FPGA的設計，加快設計速度，縮短研發(fā)周期，而且經(jīng)過(guò)不斷的優(yōu)化，IP核具有了更好的精度和更快的運算速度，實(shí)際的工程應用效果很好。
本文以此為出發(fā)點(diǎn)，對線(xiàn)性調頻信號的脈沖壓縮進(jìn)行了研究，仿真，并提出了一種采用IP核設計脈沖壓縮的方法。

1 線(xiàn)性調頻信號的脈沖壓縮
1．1 脈沖壓縮的實(shí)現原理
脈沖壓縮可以采用“共軛濾波器對”的匹配濾波法和相關(guān)處理法。匹配濾波法對應于頻域相乘，相關(guān)處理法對應于時(shí)域卷積。依據傅里葉變換理論：時(shí)域卷積等效于頻域乘積。因此這兩種方法是等效的，只是一種方法在頻域實(shí)現，而另一種方法在時(shí)域實(shí)現?？紤]到運算量，工程上一般采用頻域法，可以利用快速FFT算法提高計算速度，然后將雷達回波與匹配濾波系數的頻域響應相乘，再經(jīng)過(guò)IFFT處理得到脈沖壓縮結果。匹配濾波系數只與發(fā)射信號有關(guān)，預先可知，一般預先算好。
1．2 線(xiàn)性調頻信號的脈沖壓縮
一般在時(shí)寬帶寬積BT>30時(shí)，可以近似認為線(xiàn)性調頻信號具有矩形振幅頻譜，因此其匹配濾波器也應該具有矩形帶通振幅特性。線(xiàn)性調頻信號的匹配濾波器的近似頻率特性可描述為：

可以看出，線(xiàn)性調頻的脈沖壓縮結果具有sine函數形狀。主瓣寬度為1／B，第一旁瓣電平約為-13．2 dB。如果是多目標環(huán)境，較大的旁瓣會(huì )埋沒(méi)附近的小目標信號，為了抑制旁瓣，可以采用加權技術(shù)。其實(shí)質(zhì)就是對信號進(jìn)行失配處理以抑制旁瓣，其副作用是使輸出信號的主瓣降低并展寬。
1．3 理論仿真
設匹配濾波器的輸入信號是線(xiàn)性調頻I／Q基帶信號，帶寬為40 MHz，采樣頻率為100 MHz，脈沖寬度為6μs，信號幅度為1，通過(guò)Matlab對其進(jìn)行脈沖壓縮仿真。圖1中是輸入的I／Q基帶信號波形以及脈壓后的結果。從圖中可以看到脈壓后產(chǎn)生的窄脈沖，波形具有sine函數性質(zhì)，除主瓣外，時(shí)間軸上還有延伸的一串副瓣；還可看出，經(jīng)過(guò)海明加權后，第一副瓣比主瓣下降約40 dB，但主瓣寬度也有相應的展寬。如圖2所示。