基于FPGA的改進(jìn)DES算法的實(shí)現

此設計方案消除了子密鑰之間的相關(guān)性，便于子密鑰在迭代過(guò)程中動(dòng)態(tài)分發(fā)。同時(shí)，簡(jiǎn)化了子密鑰的產(chǎn)生，有效地節約了硬件資源。
2.2 單輪迭代運算模塊
DES算法是典型的迭代分組密碼算法，實(shí)現過(guò)程的核心是16輪次迭代運算。16輪迭代運算過(guò)程完全相同，只是輪迭代的輸入參數不同。迭代運算中的輪函數f是非線(xiàn)性的，它是每輪實(shí)現擴散和混淆的關(guān)鍵。其中，E盒擴展置換和P盒置換都是線(xiàn)性變換，而S盒代換部件是一個(gè)十分復雜的非線(xiàn)性函數，正是經(jīng)過(guò)它的非線(xiàn)性變換才使明文實(shí)現了較好的混亂，達到加解密的效果，從而具有較強的安全性。因此，S盒設計在整個(gè)DES算法中是非常關(guān)鍵的。
S盒的功能描述：如果用a1a2a3a4a5a6表示6 bit輸入，那么4 bit的輸出值可以通過(guò)查表得到,行的a1a6索引的表示與列的a2a3a4a5索引表示均為二進(jìn)制數。因此，建立S盒模型時(shí)，一般采用case語(yǔ)句來(lái)實(shí)現。用case多分支選擇語(yǔ)句實(shí)現S盒有兩種方法：(1)直接使用輸入為6變量,輸出為4變量的case語(yǔ)句對S盒描述,形成一個(gè)4 bit 64個(gè)存儲空間的表。此方法可讀性強，但8個(gè)S盒需要8×64個(gè)存儲空間，占用大量資源，綜合效率低，速度慢，不利于整個(gè)系統設計實(shí)現; (2)由于S盒是一個(gè)4×16的二維數組，使用雙重case語(yǔ)句，外層使用2個(gè)變量，對應S盒輸入的第1、6位。內層使用4個(gè)變量，對應S盒輸入的第2、3、4、5 位。采用雙重case語(yǔ)句可以直接定位輸出結果。該方案可充分利用FPGA的內部資源，提高綜合效率，加快算法執行速度。經(jīng)過(guò)綜合后，單個(gè)S盒的實(shí)現僅占用24個(gè)邏輯單元，相對于直接使用6個(gè)變量的case語(yǔ)句的實(shí)現,占用資源約減少50%。
本文對單輪迭代運算進(jìn)行功能模塊設計，實(shí)現過(guò)程調用了密鑰生成模塊和S盒模塊。由于該設計的子密鑰是獨立產(chǎn)生的，彼此不相關(guān)，因此在一輪運算中，不需把子密鑰輸出作為下輪運算用來(lái)產(chǎn)生密鑰的輸入。子密鑰通過(guò)控制信號直接控制子密鑰生成模塊產(chǎn)生分發(fā)，在一輪運算中只參與與E擴展后的數據進(jìn)行“異或”運算,既節省了器件的管腳資源,又提高了算法的執行效率。同樣,S盒在具體實(shí)例調用時(shí)，亦采用了此方法。單輪迭代變換仿真結果如圖4所示。圖中，ki_i為控制子密鑰動(dòng)態(tài)分發(fā)的控制信號；L_i和R_i是第i輪非線(xiàn)性變換的輸入；R_i是經(jīng)過(guò)輪函數一系列運算生成的數據與輸入L_i“異或”，產(chǎn)生的結果作為輸出R_o；把R_i直接賦值給輸出L_o。

2.3 頂層模塊的設計與實(shí)現
頂層模塊的功能就是調用單輪迭代運算模塊，實(shí)現16輪次循環(huán)迭代，完成DES算法的總體設計。采用組合邏輯設計實(shí)現了數據的初始置換IP、輪函數f、子密鑰的產(chǎn)生以及最后的逆初始置換IP-1。圖5所示為DES算法的最終設計工程文件生成的原理圖。

頂層模塊僅在數據裝載控制信號load為高電平時(shí),接收外部數據din;發(fā)送控制信號ready為高電平時(shí),輸出dout為有效數據。由于16輪迭代的每一輪運算都要用到上一輪的最后計算結果，并且每輪迭代都是調用單輪迭代運算模塊。因此，設計了算法執行狀態(tài)指示位dt，用來(lái)協(xié)調控制整個(gè)DES算法的各輪迭代運算結果的反饋賦值。采用Altera公司的CycloneII系列的EP2C8Q208C8器件作為平臺，在Quartus II 8.0下對Verilog HDL代碼進(jìn)行綜合，然后布局布線(xiàn)對其進(jìn)行時(shí)序仿真，仿真結果完全符合時(shí)序要求，達到了設計目的。由表1給出的DES算法硬件實(shí)現性能對比結果表明，在資源使用和實(shí)現速度方面，本文算法實(shí)現方案都比較理想。DES系統的實(shí)現所占用的邏輯單元數僅為468,小于整個(gè)硬件資源的6%，可見(jiàn)設計資源得到了極大的優(yōu)化利用。
本文的創(chuàng )新點(diǎn)：在傳統硬件實(shí)現資源優(yōu)先方案的基礎上，采取在輪函數內部設置流水線(xiàn)結構來(lái)提高系統的整體運行速度，既節省了硬件資源，又提高了系統的性能;簡(jiǎn)化了子密鑰與外部密鑰的生成關(guān)系，消除了各個(gè)子密鑰之間的相關(guān)性，保證了在子密鑰和數據異或運算的輪函數實(shí)現時(shí)，子密鑰的動(dòng)態(tài)分發(fā)。
通過(guò)對整個(gè)DES算法的詳細分析，提出了合理的分模塊設計思想，并采用Verilog硬件描述語(yǔ)言對算法進(jìn)行了驗證仿真。設計文件最終生成的原理圖可以完成DES算法的功能，對其進(jìn)行適當改進(jìn)，可以作為功能模塊嵌入到實(shí)際系統中，實(shí)現通信數據的實(shí)時(shí)、可靠傳輸，具有一定的實(shí)際應用價(jià)值。
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