基于CPLD／FPGA的多串口設計與實(shí)現
加入技術(shù)交流群
2)寫(xiě)控制器
寫(xiě)控制器的ad_cnt端接收到RXD接收器的reg_flag負脈沖信號后，對地址寄存器進(jìn)行加‘1’操作，并將新的地址狀態(tài)送至雙端口RAM的地址總線(xiàn)a0～a2。同時(shí)，reg_flag負脈沖觸發(fā)寫(xiě)控制器對clk時(shí)鐘計數，向雙端口RAM產(chǎn)生cs片選信號和wr寫(xiě)控制信號，將RXD接收器d0～d7的數據寫(xiě)入雙端口RAM地址線(xiàn)所對應的存儲單元中。
3)雙端口RAM
通過(guò)一系列時(shí)序信號的組合，RXD接收器接收的數據將暫存到雙端口RAM中。本設計中，雙端口RAM直接調用的Quartus8．0存儲器子庫中的LPM_RAM_DP元件。
2．2 發(fā)送模塊
發(fā)送部分由4路并行的TXD發(fā)送器、2-4譯碼器和4輸入或門(mén)組成，如圖4所示。4路TXD發(fā)送器共用時(shí)鐘信號clk、數據端d0～d7、發(fā)送啟動(dòng)端load；每個(gè)發(fā)送器均有單獨sf、cs、txd引腳，其功能分別為：發(fā)送狀態(tài)標志、TXD發(fā)送器選擇、串行數據輸出。TXD發(fā)送器的cs端分別與2-4譯碼器的輸出腳相連，譯碼器的輸入端a0～a1即構成發(fā)送部分的地址線(xiàn)；發(fā)送器的sf端經(jīng)過(guò)4輸入或門(mén)輸出，構成發(fā)送部分的發(fā)送狀態(tài)標志。本文引用地址：http://dyxdggzs.com/article/191085.htm
在通訊過(guò)程中，load腳接收到CPU的控制信號后，根據地址線(xiàn)a0～a1的組合選擇相應的TXD發(fā)送器，將數據總線(xiàn)d0～d7上的數據通過(guò)txd腳逐位輸出，通過(guò)串行總線(xiàn)發(fā)送至接收設備。一個(gè)字節發(fā)送完成后，發(fā)送狀態(tài)端sf置‘0’，CPU可檢測sf端的電平狀態(tài)，以判斷數據是否發(fā)送完成，也可以利用sf引腳的狀態(tài)觸發(fā)CPU中斷，完成多個(gè)數據的連續發(fā)送。發(fā)送器的程序與接收器相匹配，在此不再闡述。
2．3 波特率發(fā)生器
UART的接收和發(fā)送按照相同的波特率進(jìn)行數據傳送。波特率發(fā)生器分別給接收部分和發(fā)送部分提供時(shí)鐘信號，并且接收的波特率時(shí)鐘是發(fā)送的16倍，利用16倍波特率時(shí)鐘對串行數據進(jìn)行高速采樣，以確保接收數據的準確性。為實(shí)現與不同傳輸速率的串行設備通信，波特率發(fā)生器對系統時(shí)鐘進(jìn)行不同系數的分頻，根據CPU控制線(xiàn)的組合可分別產(chǎn)生4800bit／s、9600bit／s、19200bit／s、38400bit／s等多種波特率。
3 仿真與實(shí)現
本串口擴展器通過(guò)VHDL編程，在Ouartus8．0下進(jìn)行了仿真。由于仿真信號較多，僅對關(guān)鍵部件的信號進(jìn)行分析。圖5給出了RXD接收器仿真波形。在測試過(guò)程中，首先確定通信的波特率為19 200 bit／s，即RXD接收器CLK時(shí)鐘為波特率的16倍，發(fā)送設備通過(guò)串行總線(xiàn)向RXD接收器發(fā)送F1H，當RXD接收器完成數據的接收后，立即將數據送至數據總線(xiàn)d0～d7，仿真結果如圖5所示。
給寫(xiě)控制器的ad_cnt端輸入地址計數脈沖，地址線(xiàn)a0～a2進(jìn)行加‘1’操作，片選線(xiàn)cs和寫(xiě)操作端wr根據CLK時(shí)鐘信號相應輸出低電平，完成接收數據的寫(xiě)存儲。連續存儲8個(gè)字節后，緩沖器狀態(tài)標志bf置‘1’。將clr端輸入低電平，bf標志清‘0’，同時(shí)地址線(xiàn)a0～a2回到“000”狀態(tài)。寫(xiě)控制器的仿真結果如圖6所示。
給TXD發(fā)送器的數據總線(xiàn)d0～d7輸入AAH，通過(guò)串行總線(xiàn)發(fā)送至接收設備。load端置‘0’，啟動(dòng)發(fā)送。發(fā)送完成后，sf標志清‘0’。檢查接收設備的接收值，與發(fā)送數據完全匹配。TXD發(fā)送器的波形仿真結果如圖7所示。
4 結束語(yǔ)
本文詳細介紹了CPLD／FPGA多串口設計的內部構成，對各個(gè)模塊的工作原理和關(guān)鍵信號進(jìn)行了分析，給出了EDA軟件仿真形波和測試結果。通過(guò)對FPGA／CPLD多串口的設計與實(shí)現，為嵌入式系統中串口的擴展提供了一定的幫助。
評論