基于CPLD／FPGA的多串口設計與實(shí)現
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2．1．2 接收緩沖器內部結構
接收緩沖器內部由RXD接收器、地址及寫(xiě)控制器和雙端口RAM構成，如圖3所示。本文引用地址：http://dyxdggzs.com/article/191085.htm
1)RXD接收器
RXD接收器的作用是接收串行設備發(fā)送的數據。clk腳引入波特率時(shí)鐘后，程序首先檢測串行數據輸入腳rxd的電平，當檢測到rxd腳電平為‘0’即串行數據的開(kāi)始信號后，接收器開(kāi)始接收數據。連續接收8位數據后，接收到的數據將被送至d0～d7端，同時(shí)reg_flag端產(chǎn)生一個(gè)負脈沖信號，觸發(fā)寫(xiě)控制器的ad_cnt端，寫(xiě)控制器的地址線(xiàn)加‘1’并同時(shí)產(chǎn)生雙端口RAM的寫(xiě)操作信號，完成接收數據的存儲。
接收時(shí)，clk時(shí)鐘為波特率的16倍，clk信號8分頻后即串行數據位的周期的中間位置檢測rxd腳電平狀態(tài)，以保證串行數據準確地接收，累計計數至16分頻時(shí)完成一位數據的接收。連續接收8位數據后，并判斷第9位狀態(tài)為‘1’時(shí)(停止位)，完成一個(gè)字節的接收。RXD接收器的程序如下：
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