基于FPGA的通用異步收發(fā)器設計

摘要：采用Verilog HDL語(yǔ)言作為硬件功能的描述，運用模塊化設計方法分別設計了通用異步收發(fā)器(UART)的發(fā)送模塊、接收模塊和波特率發(fā)生器，并結合現場(chǎng)可編程門(mén)陣列(FPGA)的特點(diǎn)，實(shí)現了一個(gè)可移植的UART模塊。該設計不僅實(shí)現了串行異步通信的主要功能，而且電路簡(jiǎn)單，工作穩定、可靠，可以將其靈活地嵌入到各個(gè)通信系統中。
關(guān)鍵詞：通用異步收發(fā)器；現場(chǎng)可編程門(mén)陣列；Verilog HDL；串行通信

串行通信要求的傳輸線(xiàn)少，可靠性高，傳輸距離遠，被廣泛應用于計算機和外設的數據交換。通常都由通用異步收發(fā)器(UART)來(lái)實(shí)現串口通信的功能。在實(shí)際應用中，往往只需要UART的幾個(gè)主要功能，專(zhuān)用的接口芯片會(huì )造成資源浪費和成本提高。隨著(zhù)FPGA／CPLD的飛速發(fā)展與其在現代電子設計中的廣泛應用，FPGA／CPLD功能強大、開(kāi)發(fā)過(guò)程投資小、周期短、可反復編程、保密性好等特點(diǎn)也越來(lái)越明顯。因此可以充分利用其資源，在芯片上集成UART功能模塊，從而簡(jiǎn)化了電路、縮小了體積、提高了可靠性，而且設計時(shí)的靈活性更大，周期更短。鑒于此本文提出了一種采用FPGA實(shí)現UART功能的方法，可以有效地解決上述問(wèn)題。

1 UART的工作原理
UART(Universal Asynchronous Receiver Transmitter，通用異步收發(fā)器)是廣泛使用的異步串行數據傳輸協(xié)議。在串行通信中，數據以字節為單位的字節幀進(jìn)行傳送。發(fā)送端和接收端必須按照相同的字節幀格式和波特率進(jìn)行通信。UART控制器所傳輸的一幀串行數據包括1位起始位(低電平)、5～8位數據位、1位校驗位(可選)和停止位(可為1，1．5，2位)。起始位是字節幀的開(kāi)始，使數據線(xiàn)處于邏輯0狀態(tài)，用于向接收端表明開(kāi)始發(fā)送數據幀，起到使發(fā)送和接收設備實(shí)現同步的功能。停止位是字節幀的終止，使數據線(xiàn)處于邏輯1狀態(tài)。用于向接收端表明數據幀發(fā)送完畢。波特率采用標準速率9 600 b／s。數據在傳輸時(shí)，低位在前，高位在后。接收端檢測并確認起始位后，接收數據位。停止
位接收完畢后，向CPU發(fā)出中斷信號，同時(shí)將數據發(fā)送到計算機的8位數據總線(xiàn)上；發(fā)送數據時(shí)，先由CPU設置波特率，然后將8位并行數據加上起始位和停止位發(fā)送給外設。停止位發(fā)送完畢后，向CPU發(fā)出中斷信號。在數據發(fā)送和接收過(guò)程中，CPU可以通過(guò)控制信號來(lái)讀取UART的工作狀態(tài)，以便進(jìn)行實(shí)時(shí)處理。

2 UART的模塊化設計
2．1 系統總體結構
在大規模電路的設計中，廣泛采用層次化、結構化的設計方法。它將一個(gè)完整的硬件設計任務(wù)從系統級開(kāi)始，劃分為若干個(gè)可操作的模塊，編制出相應的模型并進(jìn)行仿真驗證，最后在系統級上進(jìn)行組合。這樣在提高設計效率的同時(shí)又提高了設計質(zhì)量，是目前復雜數字系統實(shí)現的主要手段，也是本文設計思想的基礎。按照系統功能進(jìn)行劃分，UART主要由波特率發(fā)生器、接收模塊和發(fā)送模塊三大部分組成。在Maxp-lusⅡ仿真環(huán)境下，由各個(gè)子模塊進(jìn)行綜合的系統總模塊如圖1所示。下面分別討論發(fā)送模塊、接收模塊和波特率發(fā)生器模塊的具體實(shí)現過(guò)程。