基于FPGA直接序列擴頻系統的設計
加入技術(shù)交流群
3. 2 pn碼發(fā)生器的數字化設計
由前所述，本系統的pn碼發(fā)生器采用m序列發(fā)生器，n級線(xiàn)性移位寄存器的反饋邏輯可用特征多項式f(x)=c0+c1x+c2x2+…+cnxn表示，m序列發(fā)生器選用6級移位寄存器，即n=6，查表得到的反饋系數為103，因此其對應的特征多項式為f(x)=x6+x+1，由第1級和第6級引回反饋，移位寄存器反饋原理圖如圖3所示。本文引用地址：http://dyxdggzs.com/article/191036.htm
6級m序列發(fā)生器可產(chǎn)生周期為63的pn碼序列，寄存器起始序列若為全零，輸出序列也將為全零，這樣會(huì )造成pn碼發(fā)生器進(jìn)入死鎖狀態(tài)。因此要使pn碼發(fā)生器可以正常工作，產(chǎn)生預期的pn序列，必須保證在起始時(shí)寄存器中至少有一個(gè)為1。63位pn碼仿真圖如圖4所示。
3．3 擴頻調制及解調模塊綜合仿真
在實(shí)際應用中，為達到數據符號擴頻的目的，通常的做法就是用一擴頻碼序列與待發(fā)射的信號相乘，并且擴頻序列具有比數據比特窄得多的時(shí)寬，從而使擴頻序列具有比數據序列高得多的頻帶。
系統總體設計的原理圖如圖5所示，在本次系統的設計中，發(fā)射端和接收端都工作在數據符號同步調制模式，也就是說(shuō)，pn碼序列與數據符號電平變化沿對齊，且每個(gè)符號重復一次；在接收端，也是通過(guò)一個(gè)數據符號時(shí)間內同步一個(gè)pn碼序列，在捕獲一個(gè)pn碼序列的同時(shí)，實(shí)現了數據符號的同步。這樣不但可以縮短捕獲時(shí)間，而且還可以省去一般窄帶數字通信中由鎖相環(huán)構成的時(shí)鐘同步系統，簡(jiǎn)化了系統設計。
在本次設計中，一個(gè)數據符號是同步一個(gè)63位的pn碼序列，pn就是pn碼發(fā)生器模塊產(chǎn)生的63位m序列，data_in是信息碼輸入模塊產(chǎn)生的串行信息碼，在此圖中為11000110數據符號，data_kuo是本擴頻模塊的輸出。在發(fā)送端，擴頻的結果實(shí)際上是對兩者進(jìn)行時(shí)域相乘，或者是模二和，并且實(shí)現了一個(gè)數據符號同步一個(gè)63位的pn碼序列，完成了符號同步調制模式，然后與來(lái)自pn碼發(fā)生器的偽碼序列進(jìn)行模2加，完成信號的頻譜擴展。在接收端，data_kuo與本地同步pn碼模二和后，成信號的解擴，解擴輸出信號為data_jie。
擴頻解擴綜合仿真圖如圖6所示。其中data_in為串行輸入的二進(jìn)制數11000110，信息碼輸入的時(shí)鐘信號為clk，pn碼發(fā)生器的時(shí)鐘信號為elk1，pn是產(chǎn)生的63位pn碼序列，data_kuo為擴頻后的碼序列，data_jie解擴后的信號，實(shí)現了信號的解擴。
評論