ETC中FM0解碼器的設計

以BST信號為例，解碼數據輸入端RDIN輸入BST信號，在解碼時(shí)鐘輸入端clk_in輸入16倍數據速率時(shí)鐘信號(4 096 kB／s)。在QuartusⅡ軟件支持下完成邏輯綜合，將編程數據寫(xiě)入選定的FPGA芯片進(jìn)行測試，可通過(guò)邏輯分析儀看到波形。
圖4依次給出了RDIN、clk_in、clr、data_temp1、data_temp4、data_temp5、data_temp6、Q1、Q2、Q3、CLKO和DEOUT的仿真波形。從仿真結果來(lái)看，解碼模塊很好地完成了任務(wù)，可測得整個(gè)解碼過(guò)程僅用了8 μs。

同樣的解碼過(guò)程用現有的圖形輸入法完成需要40μs，而用VHDL語(yǔ)言編寫(xiě)只需8 μs，解碼時(shí)間是圖形輸入法的五分之一。

5 結束語(yǔ)
采用高級硬件描述語(yǔ)言VHDL在FPGA上實(shí)現FM0解碼設計，為電子系統的設計帶來(lái)了極大地靈活性。將復雜的硬件設計過(guò)程轉化為在特定的軟件平臺上通過(guò)軟件設計來(lái)完成，從而使設計工作簡(jiǎn)化，大大節約了開(kāi)發(fā)時(shí)間，并大幅度縮短FM0解碼時(shí)間。
隨著(zhù)ETC系統的日益普及，對FM0解碼設計的需求也大幅提高，因此采用較合適的方法設計出高性能的FM0解碼器是十分有意義的。