高速高密度電路設計串擾分析

　　由以上兩式，我們可以看出遠端串擾總噪聲由于容性和感性耦合的極性關(guān)系而相互消減，即遠端串擾是可以消除的。在PCB布線(xiàn)中，帶狀線(xiàn)(Stripline) 電路更能夠顯示感性和容性耦合之間很好的平衡，其前向耦合能量極??；而對于微帶線(xiàn)(Microstfip)，與串擾相關(guān)的電場(chǎng)大部分穿過(guò)的是空氣，而不是其它的絕緣材料，因此容性串擾比感性串擾小，導致其前向耦合是一個(gè)小的負數。這也就是通常設計中，常忽略遠端串擾的干擾，而較著(zhù)重于近端串擾改善的原因。

　　在實(shí)際設計中，PCB的有關(guān)參數(如厚度，介電常數等)以及線(xiàn)長(cháng)、線(xiàn)寬、線(xiàn)距、傳輸線(xiàn)與地平面的位置和電流流向都會(huì )影響c、l、Cm、Lm、L、的大小，而信號頻率和器件的上升/下降時(shí)間決定了 。

　　在這里我們不做這些參數對串擾影響的定量分析，有關(guān)這些參數的相互關(guān)系及對串擾影響的程度，詳見(jiàn)其它相關(guān)參考文獻。

　　2.4串擾的變化趨勢

　　互感與互容的大小影響著(zhù)串擾的大小，從而等價(jià)地改變傳輸線(xiàn)特征阻抗與傳播速度。同樣，傳輸線(xiàn)的幾何形狀在很大程度上影響著(zhù)互感與互容的變化，因此傳輸線(xiàn)本身的特征阻抗對這些參數也有影響。在同一介質(zhì)中，相對低阻抗的傳輸線(xiàn)與參考平面(地平面)間的耦合更加強烈，相對地與鄰近傳輸線(xiàn)的耦合就會(huì )弱一些，因而低阻抗傳輸線(xiàn)對串擾引起的阻抗變化更小一些。

　　3 串擾導致的幾種影響

　　在高速、高密度PCB設計中一般提供一個(gè)完整的接地平面，從而使每條信號線(xiàn)基本上只和它最近的信號線(xiàn)相互影響，來(lái)自其它較遠信號線(xiàn)的交叉耦合是可以忽略的。盡管如此，在模擬系統中，大功率信號穿過(guò)低電平輸入信號或當信號電壓較高的元件(如TTL)與信號電壓較低的元件(如ECL)接近時(shí)，都需要非常高的抗串擾能力。在PCB設計中，如果不正確處理，串擾對高速PCB的信號完整性主要有以下兩種典型的影響。

　　3.1串擾引起的誤觸發(fā)

　　信號串擾是高速設計所面臨的信號完整性問(wèn)題中一個(gè)重要內容，由串擾引起的數字電路功能錯誤是最常見(jiàn)的一種。

　　圖 4是一種典型的由串擾脈沖引起的相鄰網(wǎng)絡(luò )錯誤邏輯的傳輸。干擾源網(wǎng)絡(luò )上傳輸的信號通過(guò)耦合電容，在被干擾網(wǎng)絡(luò )和接收端引起一個(gè)噪聲脈沖，結果導致一個(gè)不希望的脈沖發(fā)送到接受端。如果這個(gè)脈沖強度超過(guò)了接收端的觸發(fā)值，就會(huì )產(chǎn)生無(wú)法控制的觸發(fā)脈沖，引起下一級網(wǎng)絡(luò )的邏輯功能混亂。

　　3.2串擾引起的時(shí)序延時(shí)

　　在數字設計中，時(shí)序問(wèn)題是一個(gè)重要考慮的問(wèn)題。圖5顯示了由串擾噪聲引起的時(shí)序問(wèn)題。圖下半部分是干擾源網(wǎng)絡(luò )產(chǎn)生的兩種噪聲脈沖(Helpful圖5串擾噪聲導致的延時(shí)glitch和Unhelpful glitch)，當噪聲脈沖(helpful glitch)疊加到被干擾網(wǎng)絡(luò )，就引起被干擾網(wǎng)絡(luò )信號傳輸延時(shí)減少；同樣，當噪聲脈沖(Unhelpful glitch)疊加到被干擾網(wǎng)絡(luò )時(shí)，就增加了被干擾網(wǎng)絡(luò )正常傳輸信號的延時(shí)。盡管這種減少網(wǎng)絡(luò )傳輸延時(shí)的串擾噪聲對改善PCB時(shí)序是有幫助的，但在實(shí)際 PCB設計中，由于干擾源網(wǎng)絡(luò )的不確定性，這種延時(shí)是無(wú)法控制的，因而對這種串擾引起的延時(shí)必須要加以抑制。

　　4.串擾最小化

　　串擾在高速高密度的PCB設計中普遍存在，串擾對系統的影響一般都是負面的。為減少串擾，最基本的就是讓干擾源網(wǎng)絡(luò )與被干擾網(wǎng)絡(luò )之間的耦合越小越好。在高密度復雜PCB設計中完全避免串擾是不可能的，但在系統設計中設計者應該在考慮不影響系統其它性能的情況下，選擇適當的方法來(lái)力求串擾的最小化。結合上面的分析，解決串擾問(wèn)題主要從以下幾個(gè)方面考慮：

　　在布線(xiàn)條件允許的條件下，盡可能拉大傳輸線(xiàn)間的距離；或者盡可能地減少相鄰傳輸線(xiàn)間的平行長(cháng)度(累積平行長(cháng)度)，最好是在不同層間走線(xiàn)。

　　相鄰兩層的信號層(無(wú)平面層隔離)走線(xiàn)方向應該垂直，盡量避免平行走線(xiàn)以減少層間的串擾。

　　在確保信號時(shí)序的情況下，盡可能選擇轉換速度低的器件，使電場(chǎng)與磁場(chǎng)的變化速率變慢，從而降低串擾。

　　在設計層疊時(shí)，在滿(mǎn)足特征阻抗的條件下，應使布線(xiàn)層與參考平面(電源或地平面)間的介質(zhì)層盡可能薄，因而加大了傳輸線(xiàn)與參考平面間的耦合度，減少相鄰傳輸線(xiàn)的耦合。

　　由于表層只有一個(gè)參考平面，表層布線(xiàn)的電場(chǎng)耦合比中間層的要強，因而對串擾較敏感的信號線(xiàn)盡量布在內層。

　　通過(guò)端接，使傳輸線(xiàn)的遠端和近端終端阻抗與傳輸線(xiàn)匹配，可大大減小串擾的幅度。

　　5.結束語(yǔ)

　　數字系統設計已經(jīng)進(jìn)入了一個(gè)新的階段。許多過(guò)去處于次要地位的高速設計問(wèn)題，現在已經(jīng)對于系統性能具有關(guān)鍵的影響。包括串擾在內的信號完整性問(wèn)題帶來(lái)了設計觀(guān)念、設計流程及設計方法的變革。面對新的挑戰，對于串擾噪聲而言，最關(guān)鍵的就是找出那些對系統正常運行真正有影響的網(wǎng)絡(luò )，而不是盲目的對所有網(wǎng)絡(luò )進(jìn)行串擾噪聲的抑制，這也是和有限的布線(xiàn)資源相矛盾的。本文所討論的串擾問(wèn)題對于高速高密度電路設計中解決串擾問(wèn)題具有十分重要的意義。