一種出租車(chē)計費器設計方案

引言

EDA使用戶(hù)在無(wú)需實(shí)際芯片、電路板和儀器儀表的情況下進(jìn)行電路設計和分析;采用在系統編程技術(shù)，在現場(chǎng)對系統進(jìn)行邏輯重構和升級，實(shí)現硬件設計軟件化。

EDA技術(shù)以可編程邏輯器件FPGA和CPLD及其開(kāi)發(fā)系統為硬件平臺，以EDA開(kāi)發(fā)軟件如Max+PlusⅡ為開(kāi)發(fā)工具，基于邏輯功能模塊的層次化設計方法設計數字系統。Max+PlusⅡ設計可采用原理圖、硬件描述語(yǔ)言(VHDL)等多種輸入方式，并支持這些文件的任意混合設計。對于不同層次，可采用不同的輸入方式進(jìn)行設計。由于VHDL擅長(cháng)描述模塊的邏輯功能，所以在對底層模塊設計中，常采用VHDL進(jìn)行描述，而原理圖則擅長(cháng)描述模塊間的連接關(guān)系，故在頂層設計中，常采用原理圖輸入方法。

出租車(chē)計費器一般采用以單片機為核心的設計方法，設計不夠靈活方便。為此，在此介紹了采用EDA技術(shù)的層次化設計方法設計出租車(chē)計費器的方法。即用VHDL編寫(xiě)各個(gè)功能模塊，實(shí)現低層設計;用原理圖輸入方式描述各模塊間的關(guān)系，實(shí)現頂層設計。采用FPGA可編程邏輯器件為系統控制單元，無(wú)需添加外圍電路，更新功能僅需修改軟件。實(shí)驗表明，該設計方法簡(jiǎn)單快捷，所設計的系統性能可靠。應用該方法設計的數字電子系統具有很強的靈活性。

1 出租車(chē)計費器功能

出租車(chē)計費器的功能要求：

(1)實(shí)現出租車(chē)按行駛里程收費，起步費為7.0元;

(2)行駛3 km后再按2元/km計費，車(chē)停時(shí)不計費;

(3)能預置起步費和每公里收費，并能模擬汽車(chē)啟動(dòng)、停止、車(chē)速等狀態(tài)。

根據VHDL特點(diǎn)，設計者不再需要考慮選擇固定功能的標準芯片，而是從實(shí)現系統功能與性能出發(fā)來(lái)，建立出租車(chē)計費器系統模塊，如圖1所示。

2 出租車(chē)計費器的設計與實(shí)現

本系統分底層和頂層2個(gè)層次設計，底層設計采用VHDL編寫(xiě)各個(gè)功能模塊，頂層設計采用原理圖方式描述各模塊間的連接。

2.1 底層文件的設計

底層模塊包括：出租車(chē)車(chē)速控制模塊;計費器里程計數模塊;計費器計費計數模塊3個(gè)模塊。

以出租車(chē)車(chē)速控制模塊為例介紹。

出租車(chē)車(chē)速控制模塊用于控制出租車(chē)的車(chē)速。圖1中，當起/停開(kāi)關(guān)及清零信號RESET都為“1”時(shí)，汽車(chē)啟動(dòng)就開(kāi)始進(jìn)入里程計數和計費器工作狀態(tài)。通過(guò)改變“車(chē)速選擇”端的輸入值可以控制汽車(chē)行駛快慢。用CLK6作為車(chē)速控制模塊的時(shí)鐘輸入，CLOCK6作為輸出，用A、B作為車(chē)速選擇變量，分別取值從“00”→“01”→“10”→“11”時(shí)，車(chē)速越來(lái)越塊。其VHDL程序代碼如下：

以上程序代碼經(jīng)過(guò)編譯后生成相應模塊符號，如圖2所示，供頂層設計時(shí)調用。