基于FPGA的LVDS接口應用

在225 MHz時(shí)，其雜散抑制可達-36．8 dB。
以下時(shí)鐘相位的偏移對數據的影響，將c0和sclkout0相偏設置為0°。
仍由DSP發(fā)送100 MHz的I、Q波形數據，輸出如圖13所示，可以看出數據質(zhì)量變差。

如圖14所示，DSP發(fā)送225 MHz的I、Q波形數據的情況。
從圖中看出，在225 MHz時(shí)時(shí)域波形質(zhì)量較差，DSP發(fā)送的數據已是不能正確讀出?？梢钥闯鲈诟咚贁祿鬏敃r(shí)，數據和時(shí)鐘的同步很重要，正確調整時(shí)鐘數據的相偏才能保證數據的正確傳輸。
由實(shí)驗結果可以看出，在正確的時(shí)鐘相位下，波形數據以640 Mbit·s-1的數據率正確的送至DAC，波形和頻譜質(zhì)量良好，通過(guò)LVDS_TX接口模塊的應用，簡(jiǎn)單方便地實(shí)現了高速數據接口電路并輸出高速LVDS信號，解決了高速時(shí)鐘與數據的同步問(wèn)題。

5 結束語(yǔ)
LVDS接口技術(shù)的優(yōu)越性能使其在大型高速數據處理傳輸系統中的應用越來(lái)越廣泛。介紹了基于FPGA的LVDS_TX模塊在DAC系統中的應用，實(shí)現了高速LVDS數據的傳輸，應用時(shí)應要注意：LVDS并串轉換時(shí)，數據bit位的順序問(wèn)題，正確相應的輸入數據排列才能得到正確的輸出數據，同時(shí)，無(wú)論是使用LVDS模塊內部時(shí)鐘還是外部時(shí)鐘，都要注意時(shí)鐘數據相位的正確調整，以便使數據與時(shí)鐘準確對齊同步，從而得到正確良好的輸出數據波形。