捷聯(lián)慣性組合導航系統的工程設計
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3．1 FPGA軟件設計
FPGA是按照主CPU的指令來(lái)執行對加速度計的數據采集和數據處理任務(wù)，然后將預處理的結果寫(xiě)入雙端口RAM，供PC／104使用。FPGA內部的邏輯塊包括時(shí)鐘、A／D控制器、數字濾波器、雙口RAM、接口單元等。數字濾波器的設計直接采用設計好的FIR濾波器的IP核。通過(guò)Verilog HDL語(yǔ)言對雙口RAM的描述可以在FPGA內部實(shí)現雙口RAM，并且進(jìn)行讀寫(xiě)控制。雙口RAM在使用上需要注意的問(wèn)題就是，可能會(huì )發(fā)生共享沖突，出現寫(xiě)入值和讀出值出現混亂的狀態(tài)。設計采用文獻的方法設計雙口RAM沖突解決方案。本文引用地址：http://dyxdggzs.com/article/190720.htm
在FPGA內部實(shí)現一個(gè)串口模塊，采用GPS接收機默認的4 800 bit·s-1，首先將系統的40 MHz時(shí)鐘進(jìn)行分頻，一般對數據進(jìn)行過(guò)采樣，以便正確接收GPS接收機的數據。取過(guò)采樣頻率為波特率的8倍。有了4 800×8 Hz的頻率之后，進(jìn)行串并轉換。為防止毛刺信號被誤認為是起始信號，定義一個(gè)2位的計數器進(jìn)行判斷起始位4次。接著(zhù)用狀態(tài)機實(shí)現對起始位、數據和停止位的檢測，就可進(jìn)行數據的接收。通過(guò)Verilog HDL語(yǔ)言編寫(xiě)接收GPS數據程序，采用狀態(tài)機方法檢測GPS數據起始符，本系統采用$GPRMC，(UTC時(shí)間)，A，(緯度信息)，N，(經(jīng)度信息)，E，(速度信息)，289．0，020710，10．3，W×5B協(xié)議，本系統只用位置和速度信息對捷聯(lián)慣導系統進(jìn)行校正。接收到的GPS數據為對應ASCII值的二進(jìn)制數。
3．2 PC104軟件設計
數據解算采用PC104為核心處理器。采集的陀螺和加速度計的信息經(jīng)過(guò)誤差補償后，將陀螺儀測量的角速度數據進(jìn)行解算，得到姿態(tài)矩陣，再用姿態(tài)矩陣將沿載體坐標系的加速度測量的比力信息轉換到導航坐標系上，進(jìn)行積分運算，同時(shí)根據姿態(tài)矩陣中的元素可以解算出姿態(tài)角信息。再用GPS測量得到的位置、速度信息和捷聯(lián)慣導系統解算得到的位置、速度的差值作為觀(guān)測量，通過(guò)卡爾曼濾波，修正導航系統的參數，為慣性元件提供誤差修正，以提高導航精度。將得到的位置、速度、姿態(tài)等信息輸出，進(jìn)行控制載體。PC104對雙口RAM的端口地址讀／寫(xiě)操作的函數為inport(int protid)和outport(int portid，int value)，protid為端口地址，value為要發(fā)送數據。
4 結束語(yǔ)
文中以PC104為核心處理器，輔以FPGA控制采集和A／D轉換，形成雙CPU協(xié)作模式，通過(guò)雙口RAM進(jìn)行通信，主CPU可以專(zhuān)心進(jìn)行導航計算，避免了因數據采集工作而降低效率。雙CPU并行工作，相互配合，大大地提高了系統的整體效率。系統體積小、精度高、結構簡(jiǎn)單、功耗小。將導航參數通過(guò)串口輸出，可應用于船舶、車(chē)輛、飛機等，能滿(mǎn)足導航和定位的要求。
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