基于FPGA的混合擴頻發(fā)射機設計與實(shí)現
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3．2 組幀模塊的驗證
組幀模塊比較簡(jiǎn)單，狀態(tài)標識通過(guò)外界輸入，且長(cháng)度要求為31b。此模塊的輸入數據為上面編碼模塊的輸出數據。仿真結果如圖9所示，從frame_valid為高電平開(kāi)始，輸出12 b的“1”的導頻碼；后面是7 b的幀同步碼——巴克碼；之后，將部分狀態(tài)標識數據與卷積編碼器的輸出數據1，1，1，0，1，1，1，1，0，0，0，1，1，1，0，0，1，1，1，0，…依次輸出；最后輸出剩余狀態(tài)標識數據。
3．3 擴頻模塊的驗證
擴頻實(shí)現原理：輸入數據與擴頻碼進(jìn)行異或運算，需要一個(gè)異或運算器，如圖10所示。本文引用地址：http://dyxdggzs.com/article/190567.htm
圖10中clk：時(shí)鐘信號，異或運算器在其上升沿處數據采樣。
frame_data：異或運算器的數據輸入端口，其位寬為1b。
frame_valid：輸入數據的有效標志位。
gold_valid：GOLD碼輸出有效標志位。
gold_data：GOLD碼。
goldout_valid：輸出數據有效標志位。
gold_out：異或運算器輸出端口，其位寬為1b。
擴頻模塊的輸入數據為組幀模塊輸出的數據，碼為GOLD碼。仿真結果如圖11所示，clk16_31是采樣時(shí)鐘，frame_out是數據輸入，gold是GOLD碼輸入，out為輸出。
3．4 調制模塊的驗證
由于是驗證模塊的正確性，因此時(shí)鐘與數據都是隨便取的。將程序下載到FPGA平臺上，通過(guò)SignalTapⅡ捕捉數據。結果如圖12所示，clk1M是輸入數據，out是MSK調制的輸出結果。
4 結語(yǔ)
FPGA是整個(gè)發(fā)射機的核心，且FPGA的可編程性使電路的設計更具靈活性。本文即是以FPGA為硬件設計平臺，QuartusⅡ為設計工具設計實(shí)現的一種直擴／跳頻混合擴頻發(fā)射系統。給出了發(fā)射機的系統模型，以及各個(gè)模塊的設計原理和仿真波形。仿真結果表明該FPGA設計是正確可行的，加入了擴頻模塊，使得整個(gè)系統具有較高的性能指標，輸出穩定無(wú)毛刺。
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