YUV分離的兩種FPGA實(shí)現
加入技術(shù)交流群
工作流程如下：首先對雙口RAM0進(jìn)行寫(xiě)操作，寫(xiě)操作完成后經(jīng)過(guò)316個(gè)CLK，開(kāi)始對雙口RAM1進(jìn)行寫(xiě)操作。對雙口RAM0進(jìn)行讀操作時(shí)，因為讀操作只用到704個(gè)CLK，而寫(xiě)操作需要1 408個(gè)CLK，當對雙口RAM0讀完時(shí)，還需繼續對雙口RAM1進(jìn)行寫(xiě)操作，等到雙口RAM1輸出ramfull高電平時(shí)進(jìn)入下一個(gè)緩沖周期，此時(shí)對雙口RAM0進(jìn)行寫(xiě)操作，對雙口RAM1進(jìn)行讀操作，如此循環(huán)，則實(shí)現了視頻處理的流水操作。完成第一行數據的YUV分離輸出所需要的1 408+316+704個(gè)CLK后，各行數據的輸出則只需要1 408+316個(gè)CLK。于此同時(shí)基于速度的實(shí)現方式從提高系統工作時(shí)所能達到的最高時(shí)鐘頻率為出發(fā)點(diǎn)，利用了流水線(xiàn)的設計，提供了系統的頻率，如果系統的工作頻率是100 MHz，那么實(shí)際輸出YUV分離視頻數據所需要的時(shí)間僅為(1 408+316)×10-8。模塊仿真如圖6所示。本文引用地址：http://dyxdggzs.com/article/190540.htm
4 性能分析
4．1 操作時(shí)間
前面已經(jīng)敘述過(guò)基于面積實(shí)現方式，完成一行視頻數據的YUV分離輸出需要1 408+704個(gè)CLK，而由于需要充分利用行消隱期來(lái)完成數據的分離輸出，因此FPGA與SDRAM之間的頻率必須滿(mǎn)足一定的差異，這就使得該方式不能獲得較高的系統最高工作頻率。假設FPGA的工作頻率為48 MHz，SDRAM的工作頻率為100 MHz，那么實(shí)際完成一行視頻數據的分離傳輸需要的時(shí)間為1 408×10-8+704×(1／48 000 000)，而基于速度的實(shí)現方式，由于采用了兩片雙口RAM，因此可以在同一緩沖周期分別進(jìn)行讀／寫(xiě)操作，而下一緩沖周期兩片雙口RAM的操作方式切換，進(jìn)而完成了數據的無(wú)縫緩存與處理，利用流水線(xiàn)的方式使YUV分離數據的輸出速度得到了很大的提高，并且使得該模塊的系統最高工作頻率得到了很大的提高。完成一行視頻數據的分離輸出需要的CLK個(gè)數為1 408+316+704個(gè)。假設該模塊的工作頻率為100 MHz，那么實(shí)際完成一行分離數據輸出所需的時(shí)間為(1 408+316+704)×10-8，通過(guò)對比可以發(fā)現，基于速度的實(shí)現使得系統可以在較高工作頻率下運行，利用流水操作，進(jìn)而實(shí)現了速度上的提升。
4．2 硬件資源
由上述可知，基于面積的實(shí)現方式只用到了一片雙口RAM，而基于速度的實(shí)現方式用到了兩片雙口RAM，且用到了一個(gè)二選一多路選擇器，同時(shí)后者的控制信號明顯多于前者，不僅增加了寄存器開(kāi)銷(xiāo)，同時(shí)也增加了輸入／輸出端口的數量。通過(guò)對比可以發(fā)現，前者在面積上比后者確實(shí)有了較大優(yōu)勢。表1為2種實(shí)現方式的資源消耗列表。
5 結語(yǔ)
本文提出了YUV分離的兩種FPGA實(shí)現方法，基于面積的實(shí)現利用了一片雙口RAM，而基于速度的實(shí)現方式利用了兩片雙口RAM。通過(guò)對比發(fā)現，前者在消耗資源上獲得了較大的改進(jìn)，對整個(gè)系統的集成化有重大作用；而后者采用了兩片雙端口RAM的乒乓操作流水，實(shí)現了視頻數據的輸出，對提高整個(gè)系統的實(shí)時(shí)性意義重大。無(wú)論從面積還是速度為出發(fā)點(diǎn)，二種方案對整個(gè)系統性能的提高都意義重大。
電子鎮流器相關(guān)文章:電子鎮流器工作原理
評論