YUV分離的兩種FPGA實(shí)現

該模塊基于面積的設計采用一片雙口RAM進(jìn)行模塊結構圖如圖2所示。有效數據抽取模塊與控制器和雙口RAM的輸入時(shí)鐘應與FPGA工作時(shí)鐘保持一致。有效數據抽取為雙口RAM提供寫(xiě)使能，每行提供的有效視頻數據為704個(gè)像素，等到該模塊檢測到有效視頻數據的時(shí)候，對雙口RAM發(fā)出讀使能，然后接下來(lái)利用704個(gè)CLK完成對雙口RAM的寫(xiě)操作，等到寫(xiě)完畢時(shí)向SDRAM發(fā)出滿(mǎn)信號，在SDRAM收到該信號后，產(chǎn)生讀使能，以便對雙口RAM構成的讀操作。該模塊的設計思想是基于FPGA與SDRAM頻率差異進(jìn)行設計的。一幀視頻數據由625行視頻組成，分奇、偶兩場(chǎng)，每一幀都是由有效視頻數據和場(chǎng)消隱數據組成的。其中23～310和336～623為有效視頻數據，共576行。其余49行為場(chǎng)消隱數據，每一行同樣分為行有效數據和行消隱數據。如果FPGA的工作頻率與SDRAM的頻率滿(mǎn)足一定的差異(本文采用的FPGA頻率為48 MHz，而SDRAM采用100 MHz的時(shí)鐘頻率)，那么在一行視頻數據的有效期完成對雙口RAM的寫(xiě)入后，在該行視頻數據的行消隱期內，可以通過(guò)輸入100 MHz的時(shí)鐘來(lái)完成對雙口RAM的讀操作。該模塊完成對有效視頻數據的寫(xiě)入需要1 408個(gè)CLK，而完成存儲數據的讀取需要704個(gè)CLK_R，所需時(shí)間為1 408×10-8+704×(1／48000000)。因為讀／寫(xiě)是串行執行的，故以后每一行有效視頻的寫(xiě)入／讀出均需要相同的時(shí)間，一行數據讀出完畢的仿真如圖3所示。