基于FPGA的異步串行總線(xiàn)設計

摘要：高速異步串行總線(xiàn)在現代通信設備中應用越來(lái)越廣，文中介紹了一種基于FPGA的高速異步串行總線(xiàn)設計，詳細描述了硬件設計和總線(xiàn)協(xié)議的實(shí)現方法。在現代通信系統的應用中有較高的實(shí)用價(jià)值。
關(guān)鍵詞：異步串口；FPGA器件；Verilog HDL

隨著(zhù)近代通信技術(shù)的迅猛發(fā)展，對總線(xiàn)傳輸速率的要求也越來(lái)越高。傳統的并行總線(xiàn)在發(fā)展到一定速率后很難再有所突破，并且在實(shí)際應用中還存在著(zhù)大量的弊端，比如：成本相對較高、抗電磁干擾能力低下、模塊間的總線(xiàn)互聯(lián)繁瑣等等。這些都給串行總線(xiàn)的發(fā)展和應用提供了客觀(guān)動(dòng)力。串行總線(xiàn)按傳輸模式可分為同步串行總線(xiàn)和異步串行總線(xiàn)兩類(lèi)；同步串行總線(xiàn)存傳輸過(guò)程中需要攜帶同步時(shí)鐘信號，因此在傳輸距離較長(cháng)或傳輸速率較高時(shí)會(huì )出現由于時(shí)鐘衰落而引起的誤碼現象，制約了串行總線(xiàn)的傳輸速率和作用距離。而異步串行總線(xiàn)恰恰規避了這些缺點(diǎn)。因此異步串行總線(xiàn)被大量的應用于高速串行通信系統中。異步串行總線(xiàn)的按實(shí)現方式大致可分為兩種，一種是采用專(zhuān)用串行總線(xiàn)接口芯片實(shí)現，實(shí)現方便簡(jiǎn)單，但二次開(kāi)發(fā)性差，不利于系統升級維護；另一種是基于FPGA等可編程邏輯芯片實(shí)現。后者設計靈活，二次開(kāi)發(fā)型良好，參數配置便捷，利于系統升級維護。本文將詳細描述一種基于FPGA芯片硬件設計，采用Verilog HDL硬件描述語(yǔ)言實(shí)現傳輸協(xié)議的高速異步串行總線(xiàn)設計。

1 硬件設計方案
本設計通過(guò)高速異步串行總線(xiàn)和上位機進(jìn)行通信，通過(guò)解析消息內容完成對下位機的實(shí)時(shí)控制與監測，并且將監測數據及時(shí)準確的回傳至上位機本系統要求具備較高的實(shí)時(shí)控制性能，下位機響應上位機指令要求時(shí)間在3us以?xún)?，模塊間通信穩定可靠、級聯(lián)簡(jiǎn)潔，系統性能升級方便等。通過(guò)對系統要求研究分析，采用高速異步串行總線(xiàn)實(shí)現模塊間通信比較符合要求。系統框圖如圖1所示。

高速異步串行總線(xiàn)碗件設計采用了以FPGA芯片為主，配以接口、時(shí)鐘、電源變換等外圍電路的設計思路。選用ALTERA公司的Cvclone系列FPGA作為核心器件。此芯片內部有豐富的邏輯資源和存儲資源，有豐富的時(shí)鐘網(wǎng)絡(luò )和鎖相環(huán)單元和I／O引腳，能夠滿(mǎn)足異步串行協(xié)議實(shí)現的硬件需求多種電壓?jiǎn)为毷褂?，有效降低芯片功耗。為了提高FPGA工作穩定性和可靠性在硬件設計時(shí)專(zhuān)門(mén)在其外圍配置了電源監測電路和復位電路，對FPGA的各種工作電壓和電流進(jìn)行監測，當任意一路電壓值發(fā)生突變時(shí)，電源監測電路都會(huì )給出命令，立刻關(guān)掉其它電源，或者將FPGA的供電端短路至地端，使FPGA進(jìn)入斷電狀態(tài)，確保芯片不會(huì )被損壞。當電壓值恢復正常時(shí)，電源監測電路將打開(kāi)供電電路使FPGA再次進(jìn)入工作狀態(tài)，通過(guò)復位信號啟動(dòng)FPGA的程序從起始狀態(tài)開(kāi)始工作，確保FPGA芯片的物理安全和運行安全，從而有效提高系統的可靠性。設計中還采用了LVDS(Low Voltage Differential Signaling)收發(fā)芯片來(lái)提高串行總線(xiàn)的驅動(dòng)能力。單端串行總線(xiàn)從FPGA輸出后經(jīng)LVDS收發(fā)器轉化為差分信號線(xiàn)對輸出至模塊端口，與其它模塊進(jìn)行物理連接。串行總線(xiàn)采用差分線(xiàn)的連接方式能夠更有效的抵抗傳輸中的共模噪聲，降低傳輸誤碼率，大幅提高通信質(zhì)量。詳細的設計框圖如圖2所示。