基于DSP+FPGA的高精度程控交流電源設計

摘要：介紹了一種基于DSP+FPGA芯片技術(shù)的高精度程控交流電源的實(shí)現方法，利用FPGA實(shí)現了任意波形發(fā)生功能，并對功率逆變等電路進(jìn)行了詳細的分析和設計，最后給出了實(shí)驗結果以及相關(guān)波形。

關(guān)鍵詞：交流電源；程控；任意波形發(fā)生

1 引言

隨著(zhù)自動(dòng)測試技術(shù)的不斷發(fā)展，對程控交流電源的性能也提出了新要求，不僅要求功率大，精度高，而且要求輸出范圍寬，波形可任意程控。這里介紹了一種基于DSP+FPGA芯片技術(shù)的高精度程控交流電源的實(shí)現方法，利用FPGA實(shí)現了任意波形發(fā)生功能，并且獲得了極高的輸出精度和靈活的輸出波形控制，滿(mǎn)足各種復雜測試需求。

2 基本原理與方案

程控交流電源原理框圖如圖1所示。

交流輸入和整流濾波電路將輸入電壓經(jīng)過(guò)整流濾波后為后續電路提供一個(gè)較純凈的電壓。偏置電路為所有電路提供偏置電壓。

功率部分結構上采用兩級變換，實(shí)現前后級之間隔離，主要包括DC／DC變換和全橋逆變兩部分。由于輸出容量S=750 VA，為減小體積、提高效率，功率變換采用開(kāi)關(guān)方式?？紤]到輸出電壓和功率的設計要求，前后級均采用全橋拓撲。前級DC／DC使用高頻變壓器進(jìn)行輸入與輸出的電氣隔離，同時(shí)，控制電路取樣輸出電壓進(jìn)行閉環(huán)控制，可得到穩定的直流輸出。后級全橋逆變采用正弦脈寬調制(SPWM)技術(shù)，以任意波形發(fā)生器的輸出為參考基準，根據等效面積原理，生成所需波形的等效PWM波。通過(guò)控制逆變電路中開(kāi)關(guān)器件的通斷，獲得恒幅值的高頻調制波形，經(jīng)整形濾波后，得到需要的輸出波形。利用任意波形發(fā)生器，改變調制信號的頻率和幅度，可實(shí)現輸出的精確調節。

DSP+FPGA控制電路是程控交流電源的核心，它實(shí)現了電源高精度實(shí)時(shí)控制和波形任意發(fā)生的需求，完成了功率電路的PID控制和與相關(guān)外圍電路的通信。DSP+FPGA控制電路將輸入和反饋的幅值、頻率、相位等信息處理后，生成所需SPWM信號，控制電源輸出，而實(shí)際輸出的幅值、頻率等參數在DSP+FPGA控制電路中取樣標定后，送回人機界面及相關(guān)接口電路，通過(guò)液晶顯示器實(shí)現信息實(shí)時(shí)顯示。

3 關(guān)鍵電路設計

3．1 任意波形發(fā)生電路設計

程控交流電源輸出電壓可編程的特性是通過(guò)參考電壓信號的可編程特性來(lái)實(shí)現的。為實(shí)現電源任意波形輸出，要求參考電壓信號可以是正弦波(頻率、幅值可根據需要設定)，也可以是在正弦波上疊加諧波，還可以是任意變化的動(dòng)態(tài)信號波?？梢?jiàn)，產(chǎn)生高精度可編程參考電壓信號的任意波形發(fā)生器的設計是程控交流電源設計中的關(guān)鍵環(huán)節。由于直接數字合成(DDS)技術(shù)在相對帶寬、頻率轉換時(shí)間、高分辨率、相位連續性、正交輸出以及集成化等一系列性能指標方面遠超過(guò)傳統頻率合成技術(shù)所能達到的水平，因此采用DDS技術(shù)設計任意波形發(fā)生器，使輸出具有極高的頻率分辨率和快速輸出轉換能力，同時(shí)使用FPGA器件設計DDS電路，可以實(shí)現信號波形的多樣化，而且方便可靠，簡(jiǎn)單經(jīng)濟，系統易于擴展。DDS的結構有很多種，其基本電路原理可用圖2來(lái)表示。

波形信號的產(chǎn)生由高性能的TMS320C31型DSP控制器實(shí)現。該控制器具有強大的指令運算功能和數據處理能力，很容易實(shí)現各種控制算法及高速實(shí)時(shí)采樣，可提高系統的工作效率。DDS電路采用FPGA設計，主要由3部分組成：①k和相位初始控制字A的接收電路，由DSP經(jīng)鎖存器送

到相位累加器；②相位累加器電路是整個(gè)DDS電路的核心，其精度和速度影響整個(gè)通道的性能。該電路采用VHDL語(yǔ)言設計。相位累加器接收DSP發(fā)送的32位k和A，在時(shí)鐘脈沖的作用下，以A為起點(diǎn)，連續進(jìn)行k值相加，生成有規律的32位相位地址碼，輸出鎖存器將每個(gè)相位地址碼鎖存，取其中高18位尋址波形存儲器。在相位舍位條件下，由于相位累加器的輸出為周期序列，易產(chǎn)生有規律的雜散噪聲。為此，采用抖動(dòng)注入技術(shù)，用18位的隨機數與要舍去的低18位相加后，再去尋址波形存儲器，這樣就破壞了尋址序列的周期性，將有規律雜散分量變成隨機的相位噪聲，從而有效消除相位舍位引起的雜散噪聲；③幅度控制字U的接收、D／A轉換和濾波電路。DSP將12位的U送入相應鎖存器，與波形存儲器中的數據一起送入D／A轉換器，經(jīng)低通濾波器得到所需模擬信號。

(1)頻率可調設計 DDS系統采用5．5 MHz晶振，經(jīng)128分頻后產(chǎn)生42．968 75 kHz參考時(shí)鐘，因此，最小頻率分辨率為42．968 75 kHz／232=10μHz。若要得到45Hz～1kHz步進(jìn)10μHz的頻率，則k值相應取值為：45Hz時(shí)，k=45Hz／10μHz=4．5x106；1kHz時(shí)，k=1kHz／10μHz=108。因此，k值取范圍為4．5×106～108。

(2)相位可調設計 相位累加器是32位的，理論上相位分辨率可達到(1／232)x360°=8．38x10-8(°)。為實(shí)現相位分辨率為0．1°，則初始相位控制字為0．1／(8．38x10-8)=1193 046。若要依次得到初始相位為0～359．9°，則初始相位值設定為1 193 046的0～3 599倍。將1 193 046以二進(jìn)制形式存儲于程序存儲器，當接收到相位設定值時(shí)，先將設定值乘以1 193 046，再轉換為相位初始控制字。

(3)幅度可調設計 在幅度調節設計中采用了雙D／A的設計方法。波形D／A為DAC1，幅度D／A為DAC2，DAC1用于把波形數據轉換成模擬量，DAC2用于輸出信號的幅度調節。由于DAC1的參考電壓由DAC2提供，因此可利用對DAC1參考電壓的控制來(lái)實(shí)現幅度的調節。設計中DAC2位數N選用12位，參考電壓UR取5 V。D1為DAC2的輸入數據，D2為DAC1的輸入數據，Uo為D／A轉換器輸出。由此可得：Uo=(URD1／2N)D2／2N。通過(guò)查表將數據D2讀到幅度基準寄存器，可獲得幅度范圍0～5 V。經(jīng)反饋及變換電路后幅度范圍為0～300V。