基于流水線(xiàn)結構的DDS多功能信號發(fā)生器設計

摘要：在應用FPGA進(jìn)行DDS系統設計過(guò)程中，選擇芯片的運行速度優(yōu)化和資源利用優(yōu)化常常是相互矛盾的，從發(fā)展趨勢和運算要求看，系統速度指標的意義比面積指標更趨重要?；诖?，介紹了一種流水線(xiàn)結構來(lái)優(yōu)化傳統的相位累加器，在QuartusⅡ開(kāi)發(fā)環(huán)境下搭建系統模型、仿真及下載，并采用嵌入式邏輯分析儀分析和驗證了實(shí)驗結果。該系統可以完成多位頻率控制字的累加，能夠產(chǎn)生正弦波、方波和三角波，具有良好的實(shí)時(shí)性。

關(guān)鍵詞：流水線(xiàn)技術(shù)；超高速集成電路硬件描述語(yǔ)言；現場(chǎng)可編程門(mén)陣列；相位累加器

隨著(zhù)現代電子技術(shù)的不斷發(fā)展，在通信系統中往往需要在一定頻率范圍內提供一系列穩定和準確的頻率信號，一般的振蕩器已不能滿(mǎn)足要求，這就需要頻率合成技術(shù)。DDS是第3代頻率合成器，它采用全數字技術(shù)，具有頻率切換時(shí)間短、頻率精度和分辨率高、輸出相位連續、易于控制等優(yōu)點(diǎn)。

現場(chǎng)可編程門(mén)陣列(FPGA)器件具有工作速度快、集成度高、可靠性高和現場(chǎng)可編程等優(yōu)點(diǎn)，并且FPGA支持系統現場(chǎng)修改和調試，采用FP GA設計的DDS具有電路簡(jiǎn)單，性能穩定等特點(diǎn)，也能滿(mǎn)足絕大多數通信系統的使用要求。而在DDS相位累加器的設計當中，傳統的累加器采用多位全加器直接相加的方式來(lái)實(shí)現，但隨著(zhù)頻率控制字位數的增加，系統的實(shí)時(shí)性會(huì )大幅降低。針對這一問(wèn)題，本文提出了一種流水線(xiàn)結構的相位累加器，該結構能夠縮短運算時(shí)間，提高整個(gè)系統的實(shí)時(shí)性。

本文介紹了DDS的基本原理，闡述了基于流水線(xiàn)結構的累加器的設計方案及具體的設計方法，采用嵌入式邏輯分析儀分析了正弦波、方波、鋸齒波和三角波等波形，并給出了計算機仿真和實(shí)驗結果，最后總結了該系統的特點(diǎn)。

1 DDS基本原理

如圖1所示，基本的DDS結構一般由4個(gè)模塊構成，分別是相位累加器、波形存儲器ROM，D／A轉換器和低通濾波器LPF。

系統時(shí)鐘fc為基準頻率源，K為頻率控制字，通過(guò)改變K的數值可以改變DDS的輸出頻率，在fc上升沿到來(lái)時(shí)，相位累加器會(huì )對頻率控制字K進(jìn)行相位累加，累加結果即是波形存儲器ROM中幅值的地址數據，經(jīng)過(guò)尋址，幅值由ROM輸出到D／A轉換器中，D／A轉換器將由二進(jìn)制編碼的數字信號轉換為模擬信號輸出，該模擬信號再經(jīng)過(guò)低通濾波器的濾波就可以得到平滑的波形曲線(xiàn)。

DDS的輸出頻率為：

fo=(K／2N)fc (1)

式中：N為相位累加器的位數；fc作為基準頻率源一般是給定的數值，因此，決定DDS輸出頻率的因素分別是頻率控制字K和相位累加器的位數N。當K取最小值1時(shí)，DDS的輸出頻率即是它的最小分辨率：

fo=fc／2N (2)

2 流水線(xiàn)相位累加器的設計

相位累加器是DDS的重要組成部分，在基準時(shí)鐘控制下，它用來(lái)實(shí)現線(xiàn)性數字信號的逐級累加，信號范圍從0加到累加器的滿(mǎn)偏值，由此得到相應的相位數據，而相位累加器的頻率就是DDS輸出信號的頻率。在通常的電路優(yōu)化設計中，累加器模塊采用超前進(jìn)位加法器，這種結構克服了串行進(jìn)位引起的時(shí)間滯后，很大程度上提高了加法器的運算速度，但仍有不足。為了提高DDS頻率轉換速度和實(shí)時(shí)性，本文提出了一種流水線(xiàn)結構來(lái)優(yōu)化DDS的相位累加器。

FPGA的結構特點(diǎn)很適合采用流水線(xiàn)設計，以Altera低成本系列CycloneⅡ為例，不僅有最多達68 416個(gè)邏輯單元(LE)，每個(gè)LE均含有1個(gè)四輸入查找表LUT、1個(gè)可編程觸發(fā)器等。設計中可將1個(gè)算術(shù)操作分解成一些小規模的基本操作配置到LUT中，將進(jìn)位和中間值存儲在寄存器中，在下一個(gè)時(shí)鐘內繼續運算，整個(gè)系統只需要極少或不需要額外的資源成本。

流水線(xiàn)結構的基本原理是將整個(gè)電路劃分為若干個(gè)流水線(xiàn)級，每級之間設置寄存器鎖存上一級輸出的數據；每一級只完成數據處理的一部分，一個(gè)時(shí)鐘周期完成一級數據處理，然后在下一個(gè)時(shí)鐘到來(lái)時(shí)將處理后的數據傳遞給下一級。第一組數據進(jìn)入流水線(xiàn)后，經(jīng)過(guò)1個(gè)時(shí)鐘周期傳到第二級，同時(shí)第二組數據進(jìn)入第一級，數據隊列依次前進(jìn)。每組數據都要經(jīng)過(guò)所有的流水線(xiàn)級后才能得到最后的計算結果，但對整個(gè)流水線(xiàn)而言，每個(gè)時(shí)鐘都能計算出一組結果，所以平均計算一組數據只需要一個(gè)時(shí)鐘周期的時(shí)間，這樣就大大提高了數據處理速度。圖2為在QuartusⅡ開(kāi)發(fā)環(huán)境下用原理圖輸入法搭建的流水線(xiàn)相位累加器結構圖。該結構由四級流水線(xiàn)構成，每一級流水線(xiàn)的輸入字節為8位，分別由8位數據鎖存器，8位數據全加器，1位數據鎖存器構成，整個(gè)系統可實(shí)現32位輸入控制字的相位累加功能。根據流水線(xiàn)相位累加器的工作原理，首先將32位輸入控制字a由低位到高位平均分為4段，每一段為8位，分別以a[0．．7]到a[24．．32]來(lái)命名。將a[0．．7]作為第一級的輸入控制字輸入到8位數據鎖存器reg8中，在時(shí)鐘信號clk上升沿到來(lái)之時(shí)，reg8暫存的控制字會(huì )送入到8位數據全加器adder8中與另一個(gè)加法數和進(jìn)位信號進(jìn)行全加運算。另一個(gè)加法數是來(lái)自本級運算結果的反饋，為保持時(shí)鐘節拍的一致性，該反饋先輸入到另一個(gè)reg8中暫存，然后在時(shí)鐘上升沿到來(lái)之時(shí)輸入到全加器進(jìn)行運算；進(jìn)位信號來(lái)自第四級，該信號也是先暫存在一個(gè)1位數據鎖存器reg1中再輸入到全加器中進(jìn)行運算。