FPGA/CPLD中常見(jiàn)模塊設計精華集錦（一）

一、智能全數字鎖相環(huán)的設計

　　1 引言

　　數字鎖相環(huán)路已在數字通信、無(wú)線(xiàn)電電子學(xué)及電力系統自動(dòng)化等領(lǐng)域中得到了極為廣泛的應用。隨著(zhù)集成電路技術(shù)的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個(gè)系統集成到一個(gè)芯片上去。在基于FPGA的通信電路中，可以把全數字鎖相環(huán)路作為一個(gè)功能模塊嵌入FPGA中，構成片內鎖相環(huán)。

　　鎖相環(huán)是一個(gè)相位誤差控制系統。它比較輸入信號和振蕩器輸出信號之間的相位差，從而產(chǎn)生誤差控制信號來(lái)調整振蕩器的頻率，以達到與輸入信號同頻同相。所謂全數字鎖相環(huán)路（DPLL）就是環(huán)路部件全部數字化，采用數字鑒相器（DPD）、數字環(huán)路濾波器（DLF）、數控振蕩器（DCO）構成的鎖相環(huán)路，其組成框圖見(jiàn)圖1示。

　　當鎖相環(huán)中的鑒相器與數控振蕩器選定后，鎖相環(huán)的性能很大程度依賴(lài)于數字環(huán)路濾波器的參數設置。

　　2 K計數器的參數設置

　　74297中的環(huán)路濾波器采用了K計數器。其功能就是對相位誤差序列計數即濾波，并輸出相應的進(jìn)位脈沖或是借位脈沖，來(lái)調整I/D數控振蕩器輸出信號的相位（或頻率），從而實(shí)現相位控制和鎖定。

　　K計數器中K值的選取需要由四根控制線(xiàn)來(lái)進(jìn)行控制，模值是2的N次冪。在鎖相環(huán)路同步的狀態(tài)下，鑒相器既沒(méi)有超前脈沖也沒(méi)有滯后脈沖輸出，所以K計數器通常是沒(méi)有輸出的；這就大大減少了由噪聲引起的對鎖相環(huán)路的誤控作用。也就是說(shuō)，K計數器作為濾波器，有效地濾除了噪聲對環(huán)路的干擾作用。

　　顯然，設計中適當選取K值是很重要的。K值取得大，對抑止噪聲有利（因為K值大，計數器對少量的噪聲干擾不可能計滿(mǎn)，所以不會(huì )有進(jìn)位或借位脈沖輸出），但這樣捕捉帶變小，而且加大了環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間。反之，K值取得小，可以加速環(huán)路的入鎖，但K計數器會(huì )頻繁地產(chǎn)生進(jìn)位或借位脈沖，從而導致了相位抖動(dòng)，相應地對噪聲的抑制能力也隨之降低。

　　為了平衡鎖定時(shí)間與相位抖動(dòng)之間的矛盾，理想的情況是當數字鎖相環(huán)處于失步狀態(tài)時(shí)，降低K計數器的設置，反之加大其設置。實(shí)現的前提是檢測鎖相環(huán)的工作狀態(tài)。

　　3 工作狀態(tài)檢測電路

　　圖2為鎖相環(huán)狀態(tài)檢測電路，由觸發(fā)器與單穩態(tài)振蕩器構成，fin為輸入的參考時(shí)鐘，fout為鎖相環(huán)振蕩器輸出的時(shí)鐘移相900。fout對fin的抽樣送入單穩態(tài)振蕩器。

　　在鎖定狀態(tài)如圖3，fout與fin具有穩定的相位關(guān)系， fout對fin抽樣應全部為0或1，這樣不會(huì )激發(fā)振蕩器振蕩，從而lock將輸出低電平；而失鎖狀態(tài)時(shí)如圖4，fout與fin出現相位之間的滑動(dòng)，抽樣時(shí)就不會(huì )出現長(cháng)時(shí)間的0或1，單穩態(tài)振蕩器振蕩，使lock輸出高電平。鎖相環(huán)的鎖定狀態(tài)保持時(shí)間的認定，可以通過(guò)設置振蕩器的性能。在FPGA設計中，要采用片外元件來(lái)進(jìn)行單穩定時(shí)，是很麻煩的，而且也不利于集成和代碼移植。單穩態(tài)振蕩器的實(shí)現也可以在FPGA內實(shí)現，利用計數器的方法可以設計全數字化的上升、下降沿雙向觸發(fā)的可重觸發(fā)單穩態(tài)振蕩器。

　　4 智能鎖相環(huán)的設計

　　智能全數字鎖相環(huán)的設計如圖5所示。鎖相環(huán)與CPU接口電路，由寄存器來(lái)完成。對于CPU寄存器內容分為兩部分：鎖相環(huán)的工作狀態(tài)（只讀），k計數器的參數值（讀/寫(xiě)）。CPU可以通過(guò)外部總線(xiàn)讀寫(xiě)寄存器的內容。

　　圖5 智能全數字鎖相環(huán)框圖

　　CPU根據鎖相環(huán)狀態(tài)就可以對鎖相環(huán)K計數器進(jìn)行最優(yōu)設置。實(shí)際測試時(shí)設置K初始值為23，此時(shí)鎖相環(huán)的捕捉帶較大，在很短時(shí)間內就可以達到鎖定狀態(tài)，lock變?yōu)榈碗娖?。CPU檢測到此信號后自動(dòng)將K值加1，如lock仍然為低電平，CPU會(huì )繼續增加K 值；直到鎖相環(huán)失鎖，記住其最佳設置值。設置K為初始值，鎖定后，設置到最佳值，這樣鎖相會(huì )快速進(jìn)入最佳的鎖定狀態(tài)。

　　關(guān)于CPU的選擇有三種方案：①FPGA片內實(shí)現CPU。片上系統的發(fā)展使其成為可能。②與片外系統共用CPU。DPLL大多用于通信系統中，而大部分通信系統都有嵌入式CPU。③單獨采用一個(gè)廉價(jià)單片機（如89C51），不僅可用于智能鎖相環(huán)的控制，還可控制外部RAM實(shí)現FPGA的初始裝載，一機多用，經(jīng)濟實(shí)惠?？梢砸暰唧w情況而定。

　　5 結論

　　智能全數字鎖相環(huán)，在單片FPGA中就可以實(shí)現，借助鎖相環(huán)狀態(tài)監測電路，通過(guò)CPU可以縮短鎖相環(huán)鎖定時(shí)間，并逐漸改進(jìn)其輸出頻率的抖動(dòng)特性。解決了鎖定時(shí)間與相位抖動(dòng)之間的矛盾，對信息的傳輸質(zhì)量都有很大的提高。此鎖相環(huán)已用于我校研發(fā)的數字通信產(chǎn)品中。
二、使用PLD內部鎖相環(huán)解決系統設計難題

　　微電子技術(shù)的發(fā)展趨勢是片上系統（SoC），也就是在一塊芯片上實(shí)現整個(gè)系統，包括模擬部分和數字部分。作為IC產(chǎn)業(yè)中重要的一個(gè)分支，可編程邏輯器件（PLD）也在努力向這個(gè)方向發(fā)展。無(wú)論是Xilinx還是Altera，它們最新的PLD產(chǎn)品中都集成了諸如PCI接口、乘法器、MCU核以及DSP核等部件，有的甚至集成了完整的微處理器。例如，Xlinux的Vietex2-Pro系列就是集成了PowerPC微處理器。

　　鎖相環(huán)技術(shù)是模擬集成電路設計中一個(gè)重要的研究方向。但是，現在中高檔的可編程邏輯器件一般都集成有片內的鎖相環(huán)（如Xilinx的Spartan2系列，Altera的Cyclone系列）。鎖相環(huán)一端連接外部全局時(shí)鐘或者全局控制信號，另一端連接可編程邏輯器件內部專(zhuān)門(mén)的布線(xiàn)網(wǎng)絡(luò )，可以最大程度地減少全局時(shí)鐘信號到片內各個(gè)部分的布線(xiàn)延遲，有效地消除了時(shí)鐘偏移而帶一的各種問(wèn)題。同時(shí)，鎖相環(huán)一般都提供了倍頻、分頻、相移三個(gè)功能。

　　1 應用背景介紹

　　本文用FPGA實(shí)現FIFO，連接PCI與TI的TMS320C6204的擴展總線(xiàn)，與DSP傳輸數據的時(shí)鐘達到100MHz。由于DSP的接口對于時(shí)鐘和信號的要求很苛刻，所以下面具體分析核心的DSP的XBUS時(shí)序。

　　DSP的擴展總線(xiàn)（XBUS）是一個(gè)32位寬的總線(xiàn)，支持與異步外設、異步/同步FIFO、PCI橋以及外部主控處理器等的接口。它同時(shí)提供一個(gè)靈活的總線(xiàn)仲裁機制，可以?xún)炔窟M(jìn)行仲裁，也可以由外部邏輯完成。

　　本文中使用XBUS的同步FIFO接口。如果是要讀取FIFO，首先FIFO要通過(guò)中斷信號XINT0來(lái)通知XBUS數據已經(jīng)準備好，然后XBＵＳ響應ＸＣＥ０、ＸＲＥ、ＸＯＥ有效，就開(kāi)始讀?。疲桑疲现械臄祿?，讀ＦＩＦＯ的時(shí)序如圖１所示；如果是要寫(xiě)ＦＩＦＯ，ＦＩＦＯ通過(guò)ＸＩＮＴ１申請ＸＢＵＳ，然后ＸＢＵＳ響應ＸＣＥ１、ＸＷＥ有效，開(kāi)始一個(gè)寫(xiě)ＦＩＦＯ的ＤＭＡ傳輸過(guò)程，寫(xiě)ＦＩＦＯ的時(shí)序如圖２所示。

　　通過(guò)分析ＸＢＵＳ讀寫(xiě)ＦＩＦＯ的時(shí)序關(guān)系可以看出，在FIFO實(shí)現的過(guò)程中需要注意以下幾個(gè)地方：

　?、賆BUS工作時(shí)鐘是100MHz，對于大部分的FPGA來(lái)說(shuō)是一個(gè)比較高的頻率。而且，由于讀出的數據要求一定的建立時(shí)間（setup time）和保持時(shí)間（hold time），這就對內部邏輯的設計提出了較高的要求。

　?、谧xFIFO時(shí)，必須在使能信號有效之后的第二個(gè)時(shí)鐘周期就把數據輸出。對于FIFO內部的雙端口RAM來(lái)說(shuō)，這個(gè)實(shí)現起來(lái)不一定能滿(mǎn)足要求（有很多RAM是在使能信號只有的3～5個(gè)時(shí)鐘周期才輸出數據的）。這樣，通用FIFO中就要考慮產(chǎn)生預讀邏輯來(lái)產(chǎn)生數據，以滿(mǎn)足XBUS嚴格的時(shí)序要求。

　?、踃BUS的使能信號XCE0/XCE1/XRE/XOE/XWE的變化時(shí)間范圍是在時(shí)鐘有效之后的1～7ns，考慮到FPGA內部的組合邏輯延時(shí)和布線(xiàn)延時(shí)，這樣對有效信號的鎖定可能是不穩定的。這就為邏輯設計帶來(lái)了很大的難度。

　　2 鎖相環(huán)的相移功能

　　系統時(shí)鐘是100MHz，為了獲得更好的布線(xiàn)效果和系統性能，時(shí)鐘信號必須經(jīng)過(guò)鎖相環(huán)到達全局時(shí)鐘布線(xiàn)網(wǎng)絡(luò )。同時(shí)，鎖相環(huán)還可以提供多個(gè)時(shí)鐘相移的信號，同樣可以連接到全局布線(xiàn)網(wǎng)絡(luò )來(lái)驅動(dòng)片的時(shí)鐘信號。以Xilinx公司的SPARTAN2系列芯片為例（Altera的Cyclone或者更高級別的系列也提供了類(lèi)似的鎖相環(huán)），使用片內鎖相環(huán)進(jìn)行時(shí)鐘相移。

　　相移以后的時(shí)鐘對于系統設計有很大的用處。本文利用了相移以后的時(shí)鐘解決了系統設計中的兩個(gè)難點(diǎn)，取得了令人滿(mǎn)意的效果：

　?、儆肞LL解決使能信號漂移的難題；

　?、谑褂肞LL滿(mǎn)足TI的TMS320C62XX系列DSP中XBUS的建立、保持時(shí)間要求。

　　3 使用PLL解決使能信號漂移的難題

　　由于DSP的XBUS響應FIFO的中斷XINT0時(shí)，需要回復XRF、XCE0、XOE三個(gè)信號。只有三個(gè)同時(shí)有效時(shí)，才可以讀FIFO，所以讀使能信號RDEN=not（XCE0 or XRE or XOE）；XBUS回復FIFO中斷信號XINT1時(shí)，需要回復XWE和XCE1兩個(gè)信號。只有兩個(gè)信號時(shí)有效才可以寫(xiě)FIFO，所以WREN=not（XCE1 or XWE）。

　　RDEN或者WREN都是由FPGA內部組合邏輯產(chǎn)生的，在FPGA內部組合邏輯的物理延時(shí)（tc）為3～5ns?？紤]到XBUS的使能信號本身相對于時(shí)鐘上升沿（td）就有1～7ns，所以使能信號有效相對時(shí)鐘上升沿來(lái)說(shuō)可能的變化范圍為4～12ns，如圖4所示。

　　系統經(jīng)過(guò)鎖相環(huán)的相移，驅動(dòng)FPGA內部邏輯的時(shí)鐘。相對于XCLK來(lái)說(shuō)，如果XBUS的回應信號的延時(shí)為1ns（圖4中實(shí)線(xiàn)所示部分），則RDEN經(jīng)過(guò)組合邏輯延遲，變?yōu)楦哂行У臅r(shí)候，可以在時(shí)鐘的第一個(gè)上升沿采樣到（圖4中實(shí)線(xiàn)所示）；如果XBUS的回應信號延時(shí)為7ns，則RDEN經(jīng)過(guò)組合邏輯延遲以后，只能在第二個(gè)時(shí)鐘的上升延才能采樣到高有效信號。

　　顯而易見(jiàn)，XBUS信號延遲的變化范圍太大，造成了系統設計的不穩定性。要解決這個(gè)問(wèn)題，通過(guò)邏輯優(yōu)化是沒(méi)有辦法來(lái)進(jìn)行的。因為產(chǎn)生使能信號的那一級組合邏輯本身的延遲是無(wú)法改變的。

　　本文靈活地運用了FPGA內部鎖相環(huán)的移相功能，巧妙地解決了信號XCLK_Shift相對于XCLK的相移問(wèn)題。而且，經(jīng)過(guò)這個(gè)相移以后的時(shí)鐘信號，無(wú)論XBUS使能信號怎么在1～7ns內發(fā)生變化，都可以保證在XCLK_Shift的第二個(gè)時(shí)鐘周期采樣到高有效信號。這樣就確定了穩定的邏輯關(guān)系，為可靠穩定的設計奠定了基礎。

　　4 使用PLL滿(mǎn)足XBUS的建立、保持時(shí)間要求

　　如圖1中所示，FIFO中數據輸出時(shí)需要滿(mǎn)足一定的建立和保持時(shí)間（圖1中為時(shí)間5和時(shí)間6）。但是，時(shí)鐘信號XCLK輸入FPGA的時(shí)候需要首先經(jīng)過(guò)IOB（輸入輸出模塊），然后才能連接到鎖相環(huán)部分進(jìn)入全局時(shí)鐘網(wǎng)絡(luò )。采用同步輸出的時(shí)候，輸出數據也要經(jīng)過(guò)IOB才可以輸出。IOB本身的延時(shí)就很容易導致無(wú)法確保正確的建立和保持時(shí)間，滿(mǎn)足不了XBUS的要求，如圖5所示。

　　為了解決這個(gè)問(wèn)題，同樣可以采用鎖相環(huán)進(jìn)行時(shí)鐘相位偏移來(lái)彌補通過(guò)IOB引起的時(shí)鐘相位偏移。這樣，數據端的輸出只要相對于經(jīng)過(guò)偏移的時(shí)鐘信號滿(mǎn)足建立保持時(shí)間，那么，就可以滿(mǎn)足原始時(shí)鐘信號的要求（如圖5中虛線(xiàn)所示）。

　　5 結論

　　通過(guò)合理的使用FPGA內部的鎖相環(huán)，本文在不改動(dòng)原有邏輯設計和代碼的情況下，巧妙地解決了高速DSP擴展總線(xiàn)XBUS與FIFO的接口問(wèn)題。為系統和邏輯設計解決了可能遇到的幾個(gè)難點(diǎn)，為進(jìn)一步的研究和開(kāi)發(fā)提供了一種解決問(wèn)題的新方法和思路。

基于FPGA的高頻時(shí)鐘的分頻和分配設計#e#

　　三、基于FPGA的高頻時(shí)鐘的分頻和分配設計

　?。?引言

　　隨著(zhù)應用系統向高速度、低功耗和低電壓方向的發(fā)展，對電路設計的要求越來(lái)越高？傳統集成電路設計技術(shù)已無(wú)法滿(mǎn)足性能日益提高的整機系統的要求。同時(shí)，由于ＩＣ設計與工藝技術(shù)水平的提高，集成電路規模越來(lái)越大，復雜程度越來(lái)越高。目前已經(jīng)可以將整個(gè)系統集成在一個(gè)芯片上，即片上系統（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ？縮寫(xiě)為ＳＯＣ），這種芯片以具有系統級性能的復雜可編程邏輯器件（ＣＰＬＤ）和現場(chǎng)可編程門(mén)陣列（ＦＰＧＡ）為主要代表。與主要實(shí)現組合邏輯功能的ＣＰＬＤ相比，ＦＰＧＡ主要用于實(shí)現時(shí)序邏輯功能。對于ＡＳＩＣ設計來(lái)說(shuō)，采用ＦＰＧＡ在實(shí)現小型化、集成化和高可靠性系統的同時(shí)，還可以減少風(fēng)險、降低成本、縮短開(kāi)發(fā)周期。

　?。病∠到y硬件組成

　　本文介紹的時(shí)鐘板主要由于為ＰＥＴ（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供３２路系統時(shí)鐘（６２．５ＭＨｚ）和３２路同步時(shí)鐘（４ＭＨｚ）。時(shí)鐘信號之間的偏差要求在２ｎｓ之內。為了消除各路時(shí)鐘信號之間的偏差，文中介紹利用ＦＰＧＡ來(lái)實(shí)現主時(shí)鐘的分頻、零延時(shí)輸出和分配，同時(shí)利用ＬＶＤＳ技術(shù)實(shí)現多路時(shí)鐘的傳輸的實(shí)現方法。圖１所示是其硬件設計示意圖。

　　由圖１可知，該時(shí)鐘電路的具體工作原理是：首先由精密晶體振蕩器產(chǎn)生６２．５ＭＨｚ的時(shí)鐘信號，然后經(jīng)時(shí)鐘驅動(dòng)芯片ＣＹ２３０５輸入ＦＰＧＡ芯片的時(shí)鐘引腳ＧＣＬＫ以作為時(shí)鐘源。該時(shí)鐘在ＦＰＧＡ芯片內部經(jīng)ＤＬＬ（延遲鎖定環(huán)）模塊分別生成６２．５ＭＨｚ的系統時(shí)鐘和４ＭＨｚ的同步時(shí)鐘？ＬＶＴＴＬ電平信號？，然后由內部的ＩＯＢ（輸入輸出功能模塊）分配到６４個(gè)輸出引腳（３２路６２．５ＭＨｚ系統時(shí)鐘和３２路４ＭＨｚ同步時(shí)鐘），這６４路ＬＶＴＴＬ電平信號兩兩進(jìn)入３２塊ＬＶＤＳ（兩路）驅動(dòng)轉換芯片后，即可轉換為ＬＶＤＳ信號并通過(guò)差分雙絞線(xiàn)傳輸給前端電子學(xué)模塊的３２塊數字電路板。

　?。玻?ＦＰＧＡ的結構

　　單元型ＦＰＧＡ主要由三部分組成：可配置邏輯模塊ＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ），輸入、輸出模塊Ｉ／ＯＢ和可編程連線(xiàn)ＰＩ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ）。對于不同規格的芯片，可分別包含８×８、２０×２０、４４×４４甚至９２×９２個(gè)ＣＬＢ陣列，同時(shí)配有６４、１６０、３５２、甚至４４８個(gè)Ｉ／ＯＢ以及為實(shí)現可編程連線(xiàn)所必需的其它部件。圖２所示是本設計中使用的ＸＣ２Ｓ３０芯片的內部結構。

　?。玻?Ｘｉｎｌｉｎｘ公司的ＳｐａｒｔａｎＩＩ系列ＦＰＧＡ

　?。兀椋睿欤椋睿灸壳吧a(chǎn)的ＦＰＧＡ有兩類(lèi)代表性產(chǎn)品？一類(lèi)是ＸＣ４０００３／Ｓｐａｒｔａｎ系列？另一類(lèi)是Ｖｉｒ-ｔｅｘ／ＳｐａｒｔａｎＩＩ系列。這兩類(lèi)產(chǎn)品除具有ＦＰＧＡ的三種基本資源（可編程Ｉ／Ｏ、可編程邏輯功能模塊ＣＬＢ和可編程布線(xiàn)等）外？還具有片內ＲＡＭ資源。但兩種產(chǎn)品也有所不同。其中ＸＣ４０００Ｅ可以用于實(shí)現片內分布ＲＡＭ，同時(shí)專(zhuān)門(mén)為實(shí)現可編程片上系統開(kāi)發(fā)的Ｖｉｒｔｅｘ系列，其片內分布ＲＡＭ和塊ＲＡＭ都可以實(shí)現，并可實(shí)現片上系統所要求的其他性能，如時(shí)鐘分配和多種電平接口等特性。ＳｐａｒｔａｎＩＩ系列與Ｖｉｒｔｅｘ系列產(chǎn)品相比，除了塊ＲＡＭ數量少于Ｖｉｒｔｅｘ系列產(chǎn)品外，其余有關(guān)性能（如典型門(mén)范圍、線(xiàn)寬、金屬層、芯內電壓、芯片輸入輸出引腳電壓、系統頻率和所含ＤＬＬ個(gè)數等）都基本相同，它的一個(gè)突出優(yōu)點(diǎn)（也是本設計選用該系列芯片的主要原因）是：該系列產(chǎn)品是專(zhuān)門(mén)為取代掩膜門(mén)陣列的低價(jià)位ＦＰＧＡ，在達到門(mén)陣列數量時(shí)，其價(jià)格可與門(mén)陣列相比。因此，本文介紹的時(shí)鐘電路的設計選用ＳｐａｒｔａｎＩＩ系列ＦＰ-ＧＡ中的ＸＣ２Ｓ３０－５ＰＱ２０８芯片來(lái)實(shí)現。

　?。场∮茫疲校牵翆?shí)現時(shí)鐘分頻和分配

　　如圖２所示？ＳｐａｒｔａｎＩＩ系列芯片內部含有四個(gè)全數字延時(shí)鎖定環(huán)（ＤＬＬ），每一個(gè)ＤＬＬ可驅動(dòng)兩個(gè)全局時(shí)鐘分布網(wǎng)絡(luò )。通過(guò)控制ＤＬＬ輸出時(shí)鐘的一個(gè)采樣？可以補償由于布線(xiàn)網(wǎng)絡(luò )帶來(lái)的時(shí)鐘延時(shí)，從而有效消除從外部輸入端口到器件內部各個(gè)時(shí)鐘負載的延時(shí)。ＤＬＬ除提供對用戶(hù)輸入時(shí)鐘的零延時(shí)之外，還具有時(shí)鐘倍頻和分頻功能。它可以對時(shí)鐘源進(jìn)行兩倍頻和１．５、２、３、４、５、８或１６分頻。本設計就是利用ＤＬＬ的零延時(shí)和分頻功能來(lái)實(shí)現對６２．５ＭＨｚ時(shí)鐘的輸出和１６分頻后４ＭＨｚ（約）時(shí)鐘的輸出。

　?。常?數字延時(shí)鎖定環(huán)（ＤＬＬ）的結構原理

　　圖３是一個(gè)ＤＬＬ的內部原理框圖，它由各類(lèi)時(shí)鐘延時(shí)線(xiàn)和控制邏輯組成。延時(shí)線(xiàn)主要用于對時(shí)鐘輸入端ＣＬＫＩＮ產(chǎn)生一個(gè)延時(shí)。通過(guò)器件內部的時(shí)鐘分布網(wǎng)絡(luò )可將該輸入時(shí)鐘分配給所有的內部寄存器和時(shí)鐘反饋端ＣＬＫＦＢ?？刂七壿媱t主要用于采樣輸入時(shí)鐘和反饋時(shí)鐘以調整延時(shí)線(xiàn)。這里所說(shuō)的延時(shí)線(xiàn)由壓控延時(shí)或衰減延時(shí)組件構成，ＳｐａｒｔａｎＩＩ系列芯片選用了后者。ＤＬＬ可在輸入時(shí)鐘和反饋時(shí)鐘之間不停地插入延時(shí)，直到兩個(gè)時(shí)鐘的上升沿同步為止。當兩時(shí)鐘同步時(shí)，ＤＬＬ鎖定。在ＤＬＬ鎖定后，只要輸入時(shí)鐘沒(méi)有變化，兩時(shí)鐘就不會(huì )出現可識別偏差。因此，ＤＬＬ輸出時(shí)鐘就補償了時(shí)鐘分布網(wǎng)絡(luò )帶來(lái)的輸入時(shí)鐘延時(shí)，從而消除了源時(shí)鐘和負載之間的延時(shí)。

　?。常?ＤＬＬ功能的實(shí)現

　?。樱穑幔颍簦幔睿桑上盗行酒瑑群瑢?zhuān)門(mén)實(shí)現ＤＬＬ功能的宏單元模塊ＢＵＦＧＤＬＬ，其結構簡(jiǎn)圖如圖４所示。該模塊由ＩＢＵＦＧ、ＣＬＫＤＬＬ和ＢＵＦＧ三個(gè)庫元件組成？其原理框圖如圖５所示。圖５中，ＣＬＫＤＬＬ庫元件用于實(shí)現ＤＬＬ的主要功能？包括完成時(shí)鐘的零延時(shí)輸出、時(shí)鐘的倍頻以及分頻和鏡像操作。而ＩＢＵＦＧ和ＢＵＦＧ則分別實(shí)現外部時(shí)鐘的輸入以及將輸出時(shí)鐘分配到芯片引腳。本設計的時(shí)鐘分頻就是將６２．５ＭＨｚ的時(shí)鐘由ＩＢＵＦＧ輸入？經(jīng)ＣＬＫＤＬＬ分頻后再由ＣＬＫＤＶ端傳給ＢＵＦＧ？然后經(jīng)片內ＩＯＢＵＦ分配到芯片的普通Ｉ／Ｏ輸出引腳。