基于FPGA的出租車(chē)計價(jià)系統設計

摘要：設計出租車(chē)計價(jià)系統，運用自頂向下的設計思想，以芯片CycloneⅡEP2C8T144C8為設計核心，采用QuartusⅡ仿真軟件，對設計電路的各模塊及整個(gè)系統進(jìn)行了EDA仿真驗證。結果表明，該計價(jià)系統具有計時(shí)、計費、計程和動(dòng)態(tài)顯示的功能，符合設計要求，修改VHDL語(yǔ)言源程序，可完成更多的出租車(chē)計價(jià)系統的擴展功能。
關(guān)鍵詞：出租車(chē)計價(jià)；自頂向下；VHDL；FPGA

0 引言
隨著(zhù)電子技術(shù)的發(fā)展，出租車(chē)計價(jià)器的設計也從傳統的全部由機械元器件組成的機械式設計到半電子式(即用電子線(xiàn)路代替部分機械器件的出租車(chē)計價(jià)器)，再從集成電路式到目前基于FGPA芯片為核心的系統的設計共經(jīng)歷了四個(gè)階段，利用FPGA芯片，用較少的外部硬件和適當的軟件相互配合，可以通過(guò)軟件編程來(lái)完成更多的附加功能，設計比較靈活，并且還具有功耗小，體積小、低成本、安全可靠、使用方便等優(yōu)點(diǎn)。因此，使用FPGA來(lái)設計出租車(chē)計價(jià)系統已受到人們的關(guān)注，也能更好地發(fā)揮其優(yōu)點(diǎn)。
本文以FPGA為設計載體，通過(guò)VHDL語(yǔ)言編程，采用QuartusⅡ仿真軟件，設計了一種能動(dòng)態(tài)顯示出租車(chē)計時(shí)、計費、計程的系統，具有一定的實(shí)際應用價(jià)值。

1 出租車(chē)計價(jià)系統的設計要求
1．1 實(shí)現計費功能
車(chē)起步開(kāi)始計費，首先顯示起步價(jià)(本次設計為8．0元)，行程在3 km以?xún)?，按起步價(jià)收費；當行駛超過(guò)3 km，1．6元／km，車(chē)暫時(shí)停車(chē)(如遇紅綠燈或中途暫時(shí)停車(chē))，當等待時(shí)間超過(guò)3 min，按1元／min收費。
1．2 實(shí)現顯示功能
能動(dòng)態(tài)顯示出租車(chē)行駛的里程，范圍為00～99 km(考慮到出租車(chē)就在市區或近郊附近活動(dòng))，同時(shí)顯示等待時(shí)間，范圍為00～59 min，顯示總計價(jià)值，范圍為00～999．9元，計價(jià)分辨率為0．1元。

2 出租車(chē)計價(jià)系統的設計體系
圖1為整個(gè)系統的頂層框圖，根據層次化設計理論，將出租車(chē)自動(dòng)計價(jià)系統自頂向下可分為分頻模塊、控制模塊、計量模塊、譯碼和動(dòng)態(tài)掃描顯示模塊。

(1)分頻模塊。通過(guò)分頻產(chǎn)生不同頻率的脈沖信號用來(lái)實(shí)現系統的計費，本次設計中通過(guò)對240 Hz的輸入脈沖進(jìn)行15次，24次和240次分頻，得到16 Hz，10 Hz和1 Hz的三種頻率，分別用于1．6元，1元和0．1元的計費。
(2)計量控制模塊。計量控制模塊是出租車(chē)自動(dòng)計費器系統的主體部分，該模塊主要完成出租車(chē)的計時(shí)、計價(jià)、計程功能。計時(shí)器的量程為59 min，滿(mǎn)量程自動(dòng)歸零。計程器的量程為99 km，滿(mǎn)量程自動(dòng)歸零。行程在3 km內，且等待累計時(shí)間在3 min內，起步價(jià)費為8元；3 km外以1．6元／km計費，等待累計時(shí)間超過(guò)3 min按1元／min計費。
(3)譯碼顯示模塊。該模塊經(jīng)過(guò)8選1數據選擇器將計費數據(4位BCD碼)、計時(shí)數據(2位BCD碼)、計程數據(2位BCD碼)動(dòng)態(tài)顯示輸出。其中計費數據最大顯示為999．9元；計時(shí)數據最大顯示為59 min；計程數據最大顯示為99 km。