基于FPGA的信號頻譜分析系統
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蝶形運算單元是整個(gè)FFT處理單元的重要部分，直接影響整個(gè)FFT單元性能。一個(gè)基2蝶形運算要進(jìn)行1次復乘、2次復加。為提高運算速度采用并行運算，采用4個(gè)實(shí)數乘法器、3個(gè)實(shí)數加法器和3個(gè)實(shí)數減法器組成。數據格式選擇定點(diǎn)16位二進(jìn)制補碼。設計時(shí)必須考慮乘法器速度，將會(huì )直接影響整個(gè)FFT處理單元的運算速度，乘法器的兩輸入均為16位，輸出32位。因為乘法器中帶有旋轉因子項，所以乘法運算后不應改變輸入的幅值即乘法器的輸出仍為16位，因此要對輸出數據進(jìn)行截取，截取其中16位作為加法器的輸入。一個(gè)蝶形運算在一個(gè)時(shí)鐘周期內即可完成。FFT運算模塊結構如圖6所示。本文引用地址：http://dyxdggzs.com/article/190196.htm
存儲單元包括2塊乒乓RAM、一塊RAM和一塊ROM，蝶形運算的輸入數據和輸出數據分別存儲在兩個(gè)雙口乒乓RAM中，RAM用來(lái)存儲FFT的模，旋轉因子事先計算好并存儲在ROM中。數據存入結果存儲器前，要將倒序輸出變?yōu)檎蜉敵?。轉換方法是將地址的最高位和最低位交換，次高位與次低位交換，依次類(lèi)推。
2．4 VGA顯示模塊
VGA顯示模塊的設計，完成的功能：(1)在一定的工作頻率下，產(chǎn)生正確的時(shí)序關(guān)系，即工作時(shí)鐘信號、水平同步信號(HSyn)、垂直同步信號(VSyn)、消隱信號之間的關(guān)系。(2)在正確的時(shí)序控制下讀出幀緩存中的像素數據，同時(shí)在當前幀顯示完畢時(shí)，向視頻存儲控制器發(fā)信號，使視頻存儲控制器能夠及時(shí)刷新幀緩存中的像素數據，圖7是VGA顯示模塊視圖。
其中CLK是VGA顯示模塊的時(shí)鐘信號，RST是復位信號，FULL是VGA顯示模塊中幀緩存滿(mǎn)標志信號，當幀緩存中數據滿(mǎn)時(shí)，VGA顯示模塊將此信號發(fā)送給視頻存儲控制器，WR為VGA顯示模塊中的幀緩存寫(xiě)操作信號，Pixel_data_in為讀入到VGA顯示模塊的幀緩存中的像素數據，該數據來(lái)自視頻存儲器，而EOF則表明VGA顯示模塊的幀緩存已空，可以重新讀入一幀新的像素數據以供顯示。信號HSyn是由VGA顯示模塊產(chǎn)生的水平同步信號，發(fā)往顯示器的VGA接口，信號VSyn是由VGA顯示模塊產(chǎn)生的垂直同步信號，發(fā)往顯示器的VGA接口。信號尺是經(jīng)D／A轉換器分離的像素數據中的紅色基色信號，發(fā)往顯示器的VGA接口，信號G是經(jīng)D／A轉換器分離的像素數據中的綠色基色信號，發(fā)往顯示器的VGA接口，信號B
是經(jīng)D／A轉換器分離的像素數據中的藍色基色信號，發(fā)往顯示器的VGA接口。
其中VGA顯示時(shí)序驅動(dòng)是完成設計的關(guān)鍵。在VGA顯示控制過(guò)程中，完成一幀掃描所需要的時(shí)間成為垂直掃描時(shí)間，其倒數稱(chēng)為垂直掃描頻率，又稱(chēng)刷新頻率。圖8是VGA顯示的時(shí)序關(guān)系。
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