基于Wishbone和端點(diǎn)IP的PCIE接口設計
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Wishbone數據傳輸的握手機制如圖3所示。準備傳輸數據時(shí)，Master設置STB_O輸出信號為有效(Wishbone設置高電平為有效電平)，表示開(kāi)始對Slave進(jìn)行訪(fǎng)問(wèn)；當接收完數據，Master的ACK_I信號接收到Slave發(fā)出的完成信號，然后Master取消STB_O信號。Slave可以置RTY_O為高，表示Slave現在忙，以后再試；還可以置ERR_O為高，表示出錯。在Master和Slave傳輸數據期間，兩端都可以控制數據的傳輸速度。本文引用地址：http://dyxdggzs.com/article/190176.htm
1．2 Xilinx集成硬核端點(diǎn)IP結構
Xilinx的端點(diǎn)IP符合PCIe協(xié)議V1．1，集成了PCI Express協(xié)議中的物理層(PHY)、數據鏈接層(DLL)和傳輸層(TLL)，其結構框圖如圖4所示，包含有以下幾個(gè)接口：時(shí)鐘及復位接口；事務(wù)層接口；管理接口；緩存接口；收發(fā)器接口；配置和狀態(tài)接口。
事務(wù)層接口，與用戶(hù)應用設計連接。在本次設計中連接到Wishbone從接口。
時(shí)鐘及復位接口，包含DCM所需的反饋時(shí)鐘。在本次設計中系統參考時(shí)鐘為100 MHz，用戶(hù)時(shí)鐘為62．5MHz。
收發(fā)器接口，與GTP相連。包含多條發(fā)送和接收鏈路，每條鏈路包含一對發(fā)送和一對接收信號，發(fā)送和接收信號都是差分信號，本文采用X1。
緩存接口，與事務(wù)層和數據鏈路層相連。用來(lái)實(shí)現數據傳輸的緩沖。這三個(gè)緩存器已在CORE Generator中進(jìn)行了例化和配置。Block RAM數據通路為64位寬。三個(gè)Block RAM接口均與端點(diǎn)模塊的其余部分同步運行。每個(gè)接口都具備單獨的讀寫(xiě)地址、數據和控制信號。
管理接口，用于訪(fǎng)問(wèn)端點(diǎn)模塊中的各種寄存器和信號，包括PCI Express配置空間、各種控制和狀態(tài)寄存器。管理接口還包含用于統計數據和監測的輸出信號以及一個(gè)讀取流量控制信用輸出的接口。
配置及狀態(tài)接口包含控制和狀態(tài)、錯誤、后端接口配置以及中斷端口。
收發(fā)器接口、存儲器接口以及時(shí)鐘和復位接口在CORE Generator封裝中自動(dòng)連接。這些接口在封裝之外均不可見(jiàn)。
1．3 TLP包結構
PCI Express協(xié)議是基于TLP包傳輸的，在PCIExpress設備之間傳輸的TLP結構如圖5所示。數據發(fā)送時(shí)，來(lái)自軟件層／核心設備的核心信息包括頭以及數據部分(某些TLP不包含數據)，經(jīng)事務(wù)層添加摘要部分，發(fā)往數據鏈路層后附加序列號及LCRC，最后在物理層添加幀開(kāi)始及結束標志后發(fā)送；數據接收時(shí)，逐層去掉附加部分，最后將頭及數據部分送至軟件層／核心設備。
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