基于FPGA的數字頻率合成器設計與實(shí)現

摘要：為了產(chǎn)生穩定激勵信號的目的，采用Verilog硬件語(yǔ)言在FPGA上實(shí)現了數字頻率合成器的設計，該設計包括累加器、波形存儲器、AD轉換、低通濾波器等；對累加器、波形存儲器都進(jìn)行了仿真，并下載到FPGA中，經(jīng)A／D轉換，濾波，獲得了穩定的正弦激勵信號。本設計只實(shí)現了正弦信號設計，通過(guò)對波形存儲器數據改變，可以實(shí)現任意波形的輸出。
關(guān)鍵詞：FPGA；數字頻率合成器；信號發(fā)生器；VerilogHDL

數字頻率合成器(DDS，Direct Digital Synthesizer)是一種數字控制的鎖相倍頻器。其輸出頻率是基準頻率的整數倍，通過(guò)頻率選擇開(kāi)關(guān)改變分頻比來(lái)控制壓控振蕩器的輸出信號頻率。與傳統的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉換時(shí)間等優(yōu)點(diǎn)，是實(shí)現設備全數字化的一個(gè)關(guān)鍵技術(shù)，廣泛使用在通信與電子儀器領(lǐng)域。

1 DDS基本原理
DDS的工作原理是以數控振蕩器的方式產(chǎn)生頻率、相位可控制的正弦波。電路一般包括基準時(shí)鐘、頻率累加器、相位累加器、幅度／相位轉換電路、D／A轉換器和LPF(Low Phase Filter，低通濾波器)。

DDS的具體工作過(guò)程如圖1所示。N位相位累加器由N位加法器和N位累加寄存器組成。每來(lái)一個(gè)時(shí)鐘脈沖，N位加法器將頻率控制字K與N位累加寄存器輸出的累加相位數據相加，并把相加后的結果送至累加寄存器的輸入端。累加寄存器一方面將上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數據反饋到加法器的輸入端，使加法器在下一時(shí)鐘的作用下繼續與頻率控制字K相加；另一方面將這個(gè)值作為取樣地址，送入幅度／相位轉換電路，使其輸出相應的波形數據。最后經(jīng)D／A轉換器和LPF將波形數據轉換成所需要的模擬波形。
相位累加器在基準時(shí)鐘的作用下，進(jìn)行線(xiàn)性相位累加，當N位相位累加器累加Ⅳ次后就會(huì )產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期也就是DDS信號的頻率周期。
DDS模塊的輸出頻率fout是系統工作頻率fclk，相位累加器比特數N及頻率控制字K三者函數，其數學(xué)關(guān)系由式(1)給出：

其頻率分比率為K／2N。

2 系統設計
2．1 相位累加器的設計
相位累加器是典型的反饋電路，由N位全加器和N位累加寄存器級聯(lián)而成，對代表頻率的二進(jìn)制碼進(jìn)行累加運算。相位累加器的位數N=32?？梢赃_到較高頻率分辨率。該模塊通過(guò)Verilog語(yǔ)言編寫(xiě)。仿真電路如圖2所示。