簡(jiǎn)述DDS原理及其基于FPGA的實(shí)現

2 基于FPGA技術(shù)實(shí)現DDS的方案

FPGA（Field-Programmable Gate Array），即現場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數有限的缺點(diǎn)。FPGA一般來(lái)說(shuō)比ASIC（專(zhuān)用集成芯片）的速度要慢，無(wú)法完成復雜的設計，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯誤和更便宜的造價(jià)。廠(chǎng)商也可能會(huì )提供便宜的但是編輯能力差的FPGA.因為這些芯片有比較差的可編輯能力，所以這些設計的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設計轉移到一個(gè)類(lèi)似于A(yíng)SIC的芯片上。另外一種方法是用CPLD（復雜可編程邏輯器件備）。

用FPGA實(shí)現DDS的基本工作過(guò)程為：通過(guò)VXI接口電路將生成的數據存入固定數據RAM中，然后用FPGA設計的相位累加器來(lái)計算并選擇RAM中的數據存放地址，最后將數據給定的頻率控制字輸出，經(jīng)DAC轉換即實(shí)現了任意波形輸出。原理圖如圖2所示。虛線(xiàn)部分可用FPGA來(lái)實(shí)現。

圖2中參考時(shí)鐘由高穩定的晶體振蕩器產(chǎn)生，主要用于控制DDS中各器件同步工作。虛線(xiàn)部分相當于相位累加器，它由N位加法器與N位相位寄存器構成，它實(shí)際上是一個(gè)計數器。每來(lái)一個(gè)時(shí)鐘脈沖，加法器將相位增量數據與相位寄存器輸出的累積相位數據相加，把相加后的結果送至相位寄存器的數據輸入端。相位寄存器將加法器在上一個(gè)時(shí)鐘作用后所產(chǎn)生的新相位數據反饋到加法器的輸入端，以使加法器在下一個(gè)時(shí)鐘的作用下繼續與頻率控制字相加。由此看來(lái)，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。

3 結束語(yǔ)

采用FPGA設計DDS電路，充分發(fā)揮了FPGA在系統可編程的優(yōu)點(diǎn)，可以通過(guò)軟件靈活改變相關(guān)參數，給設計帶來(lái)很多方便。用FPGA設計DDS電路較采用專(zhuān)用DDS芯片更為靈活，只要改變FPGA中的ROM數據，DDS就可以產(chǎn)生所需波形數據，并且FPGA的功能完全取決于設計需要，因而具有相當大的靈活性，將DDS設計嵌入到FPGA芯片所構成的系統中，其系統成本并不會(huì )增加多少，因此，采用FPGA來(lái)設計DDS系統具有很高的性?xún)r(jià)比。