基于FPGA的三線(xiàn)制同步串行通信控制器設計

3 仿真與驗證

利用Xilinx ISE和ModelSim SE工具平臺對三線(xiàn)制同步串行通信控制器IP核進(jìn)行綜合和功能仿真。數據發(fā)送仿真波形如圖4所示，數據接收仿真波形如圖5所示?？梢钥闯?，仿真結果完全正確，符合設計的預定目標。

圖4 數據發(fā)送仿真波形

圖5 數據接收仿真波形

從圖4的仿真波形中可以看到，data信號線(xiàn)上是系統要向外圍串行設備發(fā)送的并行數據，在各種控制信號邏輯組合滿(mǎn)足情況下，系統響應發(fā)送中斷信號Int后，CPU先將待發(fā)送的數據暫存在04H地址緩沖寄存器中，在幀同步脈沖信號Sgate正脈沖觸發(fā)下，每個(gè)Sclk周期發(fā)送一位串行數據Sdata。圖中并行數據99H和E3H對應的串行數據分別為“10011001”和“11100011”。

同理，從圖5可知，當開(kāi)始接收數據時(shí)，在Rgate正脈沖觸發(fā)下，Rdata數據信號線(xiàn)上待接收的二進(jìn)制串行數據通過(guò)串/并變換成“11101010”和“11010111”，并分別暫存在07H和06H所對應的地址緩沖寄存器中，在接收中斷信號Int響應下，將對應的并行數據“EA”和“D7”傳送到系統數據總線(xiàn)上，CPU對數據進(jìn)行處理。

本文在對三線(xiàn)制同步串行通信機制進(jìn)行介紹的基礎上，對三線(xiàn)制同步串行通信控制器IP核進(jìn)行了結構劃分和詳細設計，并結合Xilinx公司的FPGA器件，采用VHDL硬件描述語(yǔ)言，對設計方案進(jìn)行了仿真與驗證，通過(guò)功能仿真波形得出了設計方案的正確性，并被成功用于航天某工程項目中。因其兼具較高的數據傳輸率和IP核的可移植性，可以預見(jiàn)，其在通信領(lǐng)域中將具有更加廣闊的發(fā)展空間。