基于FPGA的三線(xiàn)制同步串行通信控制器設計
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本設計最終實(shí)現的目標是生成如圖2所示的IP核接口封裝。
圖2 三線(xiàn)制同步串行通信控制器IP 核接口封裝圖
其中，三線(xiàn)制同步串行通信控制器IP核接口信號定義如表1所示。該IP核共有全局信號管腳8個(gè)，接收接口信號管腳和發(fā)送接口信號管腳各3個(gè)。
表1三線(xiàn)制同步串行通信控制器IP核接口信號描述
2.2 三線(xiàn)制同步串行通信控制器IP核電路結構設計
按照設計目標，根據需要實(shí)現的功能，可將三線(xiàn)制同步串行通信控制器結構劃分成幾個(gè)大的功能模塊，這些模塊獨自完成一定的任務(wù)，結合起來(lái)實(shí)現通信控制器的整體功能。同時(shí)，劃分模塊功能后，可以更方便地用硬件描述語(yǔ)言VHDL對其進(jìn)行描述。
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