基于FPGA的電子穩像系統的設計

DISCLK為視頻顯示時(shí)鐘，頻率為25MHz，首先輸入到模等于800的像素計數器中，輸出的計數值與一個(gè)預先設好的比較器進(jìn)行比較，當計數器的值大于160時(shí)，輸出高電平，反之輸出低電平，作為行同步信號;同理，利用一個(gè)模等于525的計數器對行同步信號進(jìn)行計數和一個(gè)閾值為45的比較器可以產(chǎn)生所需要的場(chǎng)同步脈沖VS。

產(chǎn)生的行、場(chǎng)同步信號和像素顯示時(shí)鐘分別被送到兩個(gè)地址發(fā)生器中，產(chǎn)生所需要的控制幀存儲器的地址信號。由于前面介紹的幀存控制器中采用為每行數據提供1024個(gè)存儲空間的辦法，因此在數據讀出時(shí)也要進(jìn)行相應管理。低位地址發(fā)生器產(chǎn)生的地址數據與一個(gè)比較器進(jìn)行比較。當地址小于640時(shí)，幀存儲器的讀信號MEMRD位低電平有效，否則無(wú)效，這樣有效像素數據就被完整地提出。由于VGA是一個(gè)模擬的接口標準，RGB彩色信息需要輸入模擬量，因此幀存儲器輸出的數字信息還要經(jīng)過(guò)D/A變換。系統先用飛利浦公司出品的TDA8771AH，它內部集成了三個(gè)視頻D/A轉換器，基于電阻網(wǎng)絡(luò )架構，轉換速率最高可達35MHz。由于它專(zhuān)用于數字電視、視頻處理等相關(guān)領(lǐng)域，因此使用十分簡(jiǎn)單，只需要提供24bit數字信息和一個(gè)轉換時(shí)鐘即可。VGA控制器原理圖如圖7所示。

2 系統集成

綜上所述，完整的電子穩像系統結構如圖8所示。攝像頭輸入的信號采用PAL制式，經(jīng)過(guò)視頻處理接口后形成RGB565格式的數字視頻信號和控制信息;幀存控制器作為整個(gè)平臺的核心，在將數據寫(xiě)入幀存儲器的同時(shí)，對數字化的圖像信息進(jìn)行去隔行處理，再將數據讀出送往VGA控制器時(shí)進(jìn)行放大變換。VGA控制器則負責將數據按照VGA標準時(shí)序送往顯示器上。

在該平臺上實(shí)現了文獻中K0等人提出的一種最簡(jiǎn)單的基本位平面的電子穩像算法，對于8位的灰度圖像，可以表示為：利用第4層進(jìn)行運算，其依據是在多幀圖像進(jìn)行BPM運算后發(fā)現，該層的誤差結果較平滑。然而，K0的BMP-b4算法在不同的圖像序列和信噪比的情況下，并不能總得到一個(gè)最優(yōu)解;在某些情況下，b4、b5或b6會(huì )得到更好的結果。

目前資料顯示電子穩像技術(shù)作為近年新興技術(shù)還處于試驗研究階段，因其適用范圍廣闊而展現了樂(lè )觀(guān)的研發(fā)前景。