基于FPGA的電子穩像系統的設計

由于系統中進(jìn)行放大變換采用FPGA實(shí)現，因此本文討論的重點(diǎn)在于如何簡(jiǎn)化實(shí)現并提高轉換速度，上轉換中的上采樣過(guò)程為：

(1)式中Ψs,1和Ψs,3分別為原理圖像和上采樣信號;U(.)為上采樣運算;Λ2Λ1表示在Λ2而不在Λ1內的點(diǎn)的集合。插值濾波器的定義如下：

(2)式中，d(Λ)為柵格Λ的采樣密度;v*表示柵格Λ的轉逆柵格的Voronoi單元，即柵格Λ原點(diǎn)的單位元，它向所有柵格點(diǎn)平移將會(huì )無(wú)重疊地覆蓋整個(gè)連續空間。最簡(jiǎn)單的插值濾波為線(xiàn)性插值，也可以采用二加權濾波的方法。圖像的縮放還可以采用3次樣條插值和小波分解的方法，雖然這些方法在理論上可以取得很好的圖像縮放效果，但計算復雜，即使采用快速算法，也難以實(shí)現視頻圖像的實(shí)時(shí)顯示。

針對視頻信號數據量大、數據流速度的特點(diǎn)，采用FPGA設計，可以完成幀存控制、視頻信號的實(shí)時(shí)放大與疊加功能?；谶\算速度與算法實(shí)現的難易程度分析，對視頻信號的放大采用了簡(jiǎn)單的線(xiàn)性插值的辦法，原理如圖5所示。視頻信號是以場(chǎng)或幀進(jìn)行存儲的，由于數據寫(xiě)入時(shí)存儲地址與圖像顯示的空間位置有確定的對應關(guān)系，因此系統需要的放大處理就變?yōu)閷鎯w的地址線(xiàn)的控制問(wèn)題。

對于本系統具體的4倍放大要求，將行同步信號先進(jìn)行二倍行使能運算，并利用場(chǎng)同步信號對該寄存器進(jìn)行復位，將生成后的二分頻行同步信號控制行地址發(fā)生器，也就是產(chǎn)生幀存儲器所需的高位地址;類(lèi)似地利用像素時(shí)鐘、行同步信號和場(chǎng)同步信號就可以得到所需的低位地址。由于在幀存控制器向幀存儲器寫(xiě)入數據時(shí)采用了一行點(diǎn)1024個(gè)位置的辦法，所以在低位地址后連接了一個(gè)比較器，當產(chǎn)生的低位地址小于640時(shí)，幀存儲器的讀信號有效，否則無(wú)效，以保證不會(huì )混疊入無(wú)效的數據。

1.5 VGA接口控制器

標準的VGA(640×480，60Hz)接口需要提供以下幾組信號：3個(gè)RGB模擬信號、行同步信號HS和場(chǎng)同步信號VS。它的信號時(shí)序如圖6所示。

圖6中VS為場(chǎng)同步信號，場(chǎng)周期為16.683ms，每場(chǎng)有525行，其中480行為有效顯示行，45行為場(chǎng)消隱區，場(chǎng)同步信號每場(chǎng)有一個(gè)脈沖，該脈沖的低電平寬度為63μs(2行)。行周期為31.78μs，每顯示行包括800點(diǎn)，其中640點(diǎn)為有效顯示區，160點(diǎn)為行消隱區(非顯示區)。行同步信號HS每行有一個(gè)脈沖。該脈沖的低電平寬度為3.81μs(即96個(gè)脈沖)。因此，VGA控制器的任務(wù)就是按要求產(chǎn)生所需要的時(shí)序。