基于FPGA的數字中頻接收和恢復系統設計
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4 系統工作原理
FPGA是系統的核心，FPGA從TLK1501中接收數據，經(jīng)過(guò)處理后，將有效數據送到AD9957并行數據輸入端口，由AD9957完成信號的恢復。
系統中光纖的傳輸速率為1．2Gbit·s-1，在TLK1501中經(jīng)過(guò)10b／8b解碼后，其有效數據的傳輸速率為960 Mbit·s-1，經(jīng)過(guò)時(shí)鐘恢復，數據對齊后，轉換為16位并行數據輸出，等效并行傳輸速率為60 MHz，因此，FPGA需要為T(mén)LK1501提供60 MHz的配置時(shí)鐘。
TLK1501中接收到了并行數據，在FPGA中需進(jìn)一步的處理，分離出幀命令字，提取有效數據，并進(jìn)行CRC校驗，其信號處理流程如圖6所示。本文引用地址：http://dyxdggzs.com/article/190001.htm
，系統借助FPGA寄存器資源和并行處理數據時(shí)高速流水線(xiàn)優(yōu)勢，根據數學(xué)算法上的超前位計算原理，系統實(shí)現高速有效的CRC計算，很好地使資源和速度平衡。在CRC校驗正確的情況下，進(jìn)行下一步處理。當前幀輸出的前25 Byte為系統的控制字，最后的2 Byte為CRC校驗的高8位和低8位，在此單獨分離出來(lái)，剩余的數據位為有效數據。
在進(jìn)行數據緩存時(shí)，系統采用乒乓操作實(shí)現。提取出來(lái)的有效數據通過(guò)“輸入選擇”單元將數據流交替分配到兩個(gè)數據緩沖區，在本系統中，數據緩沖模塊采用雙口RAM實(shí)現。在第一個(gè)緩沖周期，將輸入的數據暫存到“雙口RAM1”，在第2個(gè)緩沖周期，通過(guò)“輸入選擇”單元的切換，將輸入的數據暫存到“雙口RAM2”，同時(shí)“雙口RAM1”中暫存的第1個(gè)周期數據通過(guò)“輸出選擇”單元的選擇，由AD9957控制邏輯按照時(shí)序要求并行輸出；在第3個(gè)緩沖周期通過(guò)“輸入選擇”單元的再次切換，將輸入的數據暫存到“雙口RAM1”，同時(shí)“雙口RAM2”暫存的第2個(gè)周期數據通過(guò)“輸出選擇”單元的切換，由AD9957控制邏輯時(shí)序要求并行輸出，如此循環(huán)。通過(guò)“輸入選擇”單元和“輸出選擇”單元按時(shí)鐘節拍、相互配合的切換，將經(jīng)過(guò)緩沖的數據流連續地送到“數據流運算處理模塊”進(jìn)行運算或處理，實(shí)現了對數據流進(jìn)行流水線(xiàn)式的處理，完成數據的無(wú)縫緩沖與處理。
5 測試結果
在雷達中頻采集后，經(jīng)過(guò)預處理，得到寬帶為20 MHz的零中頻信號，并通過(guò)光線(xiàn)傳輸到系統中。FPCA通過(guò)合理的配置TLK1501和AD99 57，將接收到的數據上變頻到200 MHz。圖7為SignalTap邏輯分析儀采集到寬帶為20 MHz的零中頻信號時(shí)域波形圖，圖8為頻譜儀觀(guān)測到的AD9957在正交調制模式下的輸出結果，從輸出可以看出，信號中心頻率為200 MHz，信號的帶寬為20 MHz，從而驗證了系統設計的正確性。
6 結束語(yǔ)
系統以FPGA為核心，設計了一款高速、高性能的數字中頻接收和恢復系統。本設計具有以下特點(diǎn)：采用光纖通信技術(shù)，實(shí)現了數字信號的實(shí)時(shí)接收，具有傳輸誤碼率低、工作性能穩定、抗干擾性強的優(yōu)點(diǎn)；采用DDS技術(shù)，實(shí)現了輸出高穩定度的數字正交調制要求。FPGA較大的靈活性為系統的實(shí)現提供了保證，硬件結構簡(jiǎn)單，功能清晰明了。但是，TLK1501依舊沒(méi)有把光線(xiàn)通信的優(yōu)勢充分體現，EP1AGX20CF48416內部含有光纖收發(fā)器，若用FPGA內部的光纖收發(fā)模塊，則可進(jìn)一步提高傳輸速率，改善系統的性能。
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