基于FPGA的數字中頻接收和恢復系統設計
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3 AD9957接口設計
AD9957是正交數字上變頻器(QDUC)系列中的第3款產(chǎn)品，其將一個(gè)高速、直接數字頻率合成器(DDS)、一個(gè)高性能高速14位數模轉換器(DAC)、時(shí)鐘乘法器電路、數字濾波器和其他DSP功能集成在一個(gè)芯片上，可以在有線(xiàn)或無(wú)線(xiàn)通信系統中為數據傳輸提供基帶上變頻。AD9957有3種基本的工作模式：QDUC模式、插值DAC模式和單音模式，系統需要用到QDUC模式，如圖3所示。本文引用地址：http://dyxdggzs.com/article/190001.htm
3．1 串行接口設計
AD9957的配置是通過(guò)同步串行通訊端口實(shí)現的，可以方便地與多種工業(yè)用微處理器接口連接，并兼容多種同步傳輸格式。本設計通過(guò)在FPGA內部編寫(xiě)同步串行通訊邏輯實(shí)現對AD9957的配置。其串行通訊周期分為兩個(gè)階段，第一階段是傳輸指令階段，將指令字寫(xiě)入AD9957，指令字主要包括要訪(fǎng)問(wèn)的寄存器地址，以及將進(jìn)行的數據傳輸是讀操作還是寫(xiě)操作。第二階段是數據傳輸階段，將數據從串行端口控制器向串行端口緩沖區傳輸數據，傳輸的Byte數取決與要訪(fǎng)問(wèn)的寄存器。其時(shí)序控制圖如圖4所示。
3．2 并行接口設計
AD9957有一個(gè)18位的并行數據輸入端口，在QDUC模式下，FPGA將I／Q數據基帶數據交替的輸入到AD9957內部?；鶐祿臅r(shí)鐘PDCLK由AD9957提供，最高支持250 MHz的并行數據時(shí)鐘，同時(shí)也是并行數據的采樣時(shí)鐘。系統中PDCLK工作在200 MHz。AD9957在TxENABLE的上升沿準備接收第一個(gè)I字，在PDCLK的有效沿上，第一個(gè)I字被鎖存至器件，PDCLK的下一有效沿鎖存一個(gè)Q字，依次類(lèi)推。需要特別注意的是：確保向器件中送入偶數個(gè)數據，因為器件必須捕捉到一個(gè)I字和一個(gè)Q字，然后才能使接收到的數據沿著(zhù)信號鏈處理。
值得注意的是，AD9957的并行數據傳輸速度較高，容易發(fā)生調制數據時(shí)序問(wèn)題，會(huì )導致I／Q基帶數據相位不平衡等問(wèn)題，嚴重時(shí)，會(huì )導致調制數據錯誤。因此，在進(jìn)行硬件設計時(shí)，需嚴格按照AD9957的并行數據傳輸時(shí)序要求操作，必要時(shí)在FPGA內部對時(shí)序進(jìn)行優(yōu)化，以提高數字正交調制器的調制效果。
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