可編程邏輯在數字信號處理系統中的應用

摘要：介紹了可編程邏輯器件在數字信號處理系統中的應用。并運用VHDL語(yǔ)言對采用Lattice公司的ispLSI1032E可編程邏輯器件所構成的乘法器的結構、原理及各位加法器的VHDL作了詳細的描述。該乘法器的是大特點(diǎn)是節省芯片資源，而且其運算速度取決于輸入的時(shí)鐘頻率。

1、引言

隨著(zhù)半導體技術(shù)的發(fā)展，可編程邏輯器件在結構、工藝、集成度、功能、速度和靈活性等方面有了很大的改進(jìn)和提高，從而為高效率、高質(zhì)量、靈活地設計數字系統提供了可靠性。CPLD或FPGA技術(shù)的出現，為DSP系統的設計又提供了一種嶄新的方法。利用CPLD或FPGA設計的DSP系統具有良好的靈活性和極強的實(shí)時(shí)性。同時(shí)，其價(jià)格又可以被大眾接受。由于乘法器在數字信號處理系統中具有廣泛的應用，所以本文以乘法器的處理系統中具有廣泛的應用，所以本文以乘法器的設計為例，來(lái)說(shuō)明采用可編程邏輯器件設計數字系統的方法。如果想使系統具有較快的工作速度，可以采用組合邏輯電路構成的乘法器，但是，這樣的乘法器需占用大量的硬件資源，因而很難實(shí)現寬位乘法器功能。本文這種用于序邏輯電路構成的乘法器，既節省了芯片資源，又能滿(mǎn)足工作速度及原理的要求，因而具有一定的實(shí)用價(jià)值。

2、系統構成

該乘法器通過(guò)逐項移位相加來(lái)實(shí)現乘法功能。它從被乘數的最低開(kāi)始，若為1，則乘數左移后再與上一次的和相加；若為0，左移后與0相加，直到移到被乘數的最高位。圖1是該乘法器的系統組成框圖。該控制模塊的STAR輸入有兩個(gè)功能：第一個(gè)功能是將16位移位寄存器清零和被乘數A[7…0]向8位移位寄存器加載；第二個(gè)功能為輸入乘法使能信號。乘法時(shí)鐘信號從CLK輸入，當被乘數加載于8位移位寄存器后，它由低位到高位逐位移出，當QB=1時(shí)，選通模塊打開(kāi)，8位乘數B[8…0]被送入加法器，并與上一次鎖存在16位鎖存器中的高8位相加，其和在下一個(gè)時(shí)鐘上升沿被鎖存到鎖存器內；當QB=0時(shí)，選通模塊輸出為全0。如此循環(huán)8個(gè)時(shí)鐘脈沖后，由控制模塊控制的乘法運算過(guò)程自動(dòng)中止。該乘法器的核心元件是8位加法器，其運算速度取決于時(shí)鐘頻率。

圖1 乘法器的系統組成框圖（8×8位）

3、加法器的實(shí)現

加法器的設計需要考慮資源利用率和進(jìn)位速度這兩個(gè)相互矛盾的問(wèn)題，通常取兩個(gè)問(wèn)題的折衷。多位加法器的構成有并行進(jìn)位和串行進(jìn)位兩方式，前者運算速度快，但需占用較多的硬件資源，而且隨著(zhù)位數的增加，相同位數的并行加法器和串行加法器的硬件資源占用差距快速增大。實(shí)踐證明，4位二進(jìn)制并行加法器和串行加法器占用的資源幾乎相同，因此，由4位二進(jìn)制并行加法器級聯(lián)來(lái)構成多位加法器是較好的折衷選擇。以下為由兩個(gè)4位二進(jìn)制并行加法器級聯(lián)構成8位二進(jìn)制加法器的 VHDL程序：