基于IP核的FPGA 設計方法

實(shí)現的主要功能:

(1) 指令與P IC16C57兼容。

(2) 三個(gè)8位雙向IO 口。

(3) 程序存儲器2K X 12 B IT。

(4) 內部RAM 共32個(gè), 7個(gè)為特殊寄存器。

(5) 二級子程序堆棧。

(6) 未實(shí)現指令: POT ION、SLEEP、CLRWDT。

(7) 單相時(shí)鐘。該軟核用VHDL 語(yǔ)言完成設計的輸入, 用EXPRESS 綜合工具進(jìn)行綜合, 采用Xilinx 4000系列FPGA 實(shí)現, 不包括ROM 約需2500邏輯門(mén), 時(shí)鐘頻率5MHz, 即運行一條指令200ns。

上述軟核在綜合、布局布線(xiàn)時(shí), 只給予了簡(jiǎn)單的時(shí)序約束, 當需要改用其它FPGA 實(shí)現時(shí), 可用綜合工具重新綜合、布局布線(xiàn), 一般不需改變時(shí)序約束文件就能達到上述性能, 因此當時(shí)鐘頻率不太高時(shí),軟核的使用還是較為方便的。但當時(shí)鐘頻率較高時(shí),雖然采用了與實(shí)現技術(shù)無(wú)關(guān)的可綜合軟核的思想,軟核的性能還是與使用者及其采用的實(shí)現技術(shù)緊密相關(guān), 要真正做到與實(shí)現技術(shù)無(wú)關(guān)是很困難的。此時(shí)軟核的使用者必須清楚其使用的復雜性, 最好能得到軟核提供者的技術(shù)支持, 許多軟核提供者都提供這方面的服務(wù)。

4　總結

隨著(zhù)硅技術(shù)的發(fā)展, 集成電路芯片的硬件生產(chǎn)能力迅速提高, 幾年前FPGA、CPLD 的規模還在萬(wàn)門(mén)左右, 現在A(yíng)LTERA 公司已宣布將推出250萬(wàn)門(mén)的CPLD。如此快的發(fā)展速度, 使集成電路設計能力嚴重不足, 只靠增加設計人員, 不從設計方法上改進(jìn), 提高設計的效率, 是不可能解決問(wèn)題的。因此基于核的設計、設計重利用等技術(shù), 近年來(lái)在國外發(fā)展很快, 并成立了相應的標準化組織, 如VSIA (Virtual Socket Interface Alliance) , 專(zhuān)門(mén)從事核或稱(chēng)IP模塊的互連標準研究, 以使核的使用就象在印制板上使用集成電路塊一樣方便。一個(gè)片上系統的時(shí)代即將到來(lái), 電子工程師應跟上這個(gè)時(shí)代發(fā)展的潮流,正如以前電子管系統向晶體管系統, 分離元件系統向集成電路系統發(fā)展一樣。