使用 PlanAhead Design 工具提高設計性能

PlanAhead 軟件提供了一種解決方案

越來(lái)越多的客戶(hù)在賽靈思® PlanAhead™ 設計分析工具提供的層次化設計方法學(xué)中找到解決方案。PlanAhead 軟件為 FPGA 設計流程增加了可視性和控制。通過(guò)解決物理方面(介于邏輯綜合和實(shí)現工藝之間)的問(wèn)題，您可在您的設計結果中實(shí)現性能的提高。

雖然先進(jìn)的 FPGA 綜合產(chǎn)品為幾百萬(wàn)門(mén)設計提供極高的自動(dòng)優(yōu)化水平，許多設計者仍需要具有更多啟發(fā)性的技術(shù)，以達到最佳性能目標。通過(guò)提供早期分析和布局規劃 (floorplanning)功能，PlanAhead 設計工具可以施加物理約束，以幫助控制設計的初始實(shí)現。實(shí)現后，PlanAhead 軟件可以分析布局和時(shí)序結果，以改進(jìn)用于完成設計的布局規劃。您可以使用來(lái)自導入結果的物理約束，在后續實(shí)現嘗試期間鎖定布局。這些約束可用于創(chuàng )建可重用 IP，連同鎖定布局，一同用于其它設計。

PlanAhead 設計方法提供了性能、生產(chǎn)力以及結果的可重復性。憑借其層次化設計流程，PlanAhead 軟件可讓您減少運行 PAR 然后返回 RTL 與綜合的反復次數。相反

，您可以分析設計并在實(shí)現之前解決物理方面的問(wèn)題。

更少的時(shí)間，更快的結果

PlanAhead 用戶(hù)通?？梢詫?shí)現 10-15% 的性能提升，有些用戶(hù)甚至可以實(shí)現更高。此外，設計者還發(fā)現他們可以在一個(gè)緊湊的器件中額外加入 10% 的邏輯。更快的性能與更高的利用率的結合意味著(zhù)可以使用更小更便宜的器件，或者以更低的速度等級實(shí)現設計目標。

PlanAhead 設計工具可在縮短總設計時(shí)間的同時(shí)，還在結果中增加一定的一致性水平。通過(guò)利用以前的布局規劃或增量設計技術(shù)，您可以以更少的時(shí)間執行設計反復，實(shí)現可重復的結果。您還可以利用成功結果，將它們鎖定下來(lái)或在其它設計中重用。

解決真正棘手的性能問(wèn)題所需要的絕不僅僅是增加新的菜單項或腳本能力。PlanAhead 軟件通過(guò)使用各種視圖(見(jiàn)圖 1)展示設計數據，提供了一個(gè)完整的環(huán)境，使該層次化方法實(shí)現交互并易于使用。這些獨立的視圖可以相互結合使用，從而允許您快速識別和瀏覽關(guān)鍵設計對象和信息。

圖 1：PlanAhead 軟件提供了設計的不同視圖，以顯示物理層次、屬性、網(wǎng)表與約束、器件封閉引腳、原理圖及更多。