使用 PlanAhead Design 工具提高設計性能

一個(gè) Virtex-4 布局規劃示例

PlanAhead 設計工具可允許您輕松地導入布局和時(shí)序結果。通過(guò)該信息，您可以查看和排序時(shí)序報告中的關(guān)鍵路徑，并使用原理圖或器件視圖對路徑進(jìn)行可視化顯示。一旦確定故障路徑，您可以高亮顯示布局規劃中的所有路徑實(shí)例，以確定原理圖視圖中的所有路徑實(shí)例。

圖 3 顯示了一個(gè)針對 Virtex-4 FX140 器件的設計的布局規劃。在顯示中，我們高亮顯示了一條特定路徑上未能滿(mǎn)足時(shí)序要求的觸發(fā)器。由于它們在器件中分布太廣，設計實(shí)現產(chǎn)生了無(wú)法接受的長(cháng)延遲。由于在 Virtex-4 FPGA 中存在大量的時(shí)序域，因此這是一種普遍情況。

圖 3：初始 Virtex-4 FPGA 布局規劃，高亮顯示開(kāi)始未滿(mǎn)足時(shí)序的路徑

通過(guò)選擇這些觸發(fā)器中的每個(gè)觸發(fā)器，并將它們限制到單個(gè) Pblock 中，您可以調節和優(yōu)化該 Pblock的尺寸和位置，從而縮短關(guān)鍵路徑的延遲，如圖 4 所示。必要時(shí)，您甚至可以創(chuàng )建嵌套 Pblock，從而創(chuàng )建一種子/主層次來(lái)進(jìn)一步約束子模塊，以獲得額外的性能提升。根據捕獲邏輯的資源需求，您可以將關(guān)鍵邏輯鎖定位置，以實(shí)現對必要資源的最佳訪(fǎng)問(wèn)。

圖 4：在對與該路徑相關(guān)的所有基元進(jìn)行約束后，您可以對 Pblock 進(jìn)行優(yōu)化，以使該路徑達到所需的時(shí)序要求。

結論

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