使用 PlanAhead Design 工具提高設計性能

可視化確定性能瓶頸

PlanAhead 環(huán)境通過(guò)顯示 I/O 互連和物理塊(或 “Pblock”)網(wǎng)束 (net bundle)，提供了洞察設計數據流的能力。您可以根據信號數量控制網(wǎng)束的顏色和線(xiàn)厚。這使您能容易地在貫穿設計的整個(gè)數據流中確定具有大量連接的 Pblock。然后您可以采取校正措施，避開(kāi)布線(xiàn)擁塞故障點(diǎn)，并將具有大量連接的 Pblock 相近放置或將它們合并。

您還可顯示時(shí)鐘區，并在布局規劃時(shí)使用它來(lái)優(yōu)化各個(gè)時(shí)鐘或最大程度地降低器件中的功耗。通過(guò)將時(shí)鐘隔離到專(zhuān)門(mén)的時(shí)鐘區，它們可以運行得更快，并消除了為其它時(shí)鐘區供電的需要。

您可以在設計過(guò)程中的各個(gè)階段使用 PlanAhead 設計工具的分析和探測環(huán)境。最初，您可以在實(shí)現之前分析設計。PlanAhead 軟件提供了一個(gè)靜態(tài)時(shí)序引擎 TimeAhead，用于研究設計在時(shí)序方面的可行性。您還可以通過(guò)調整純邏輯延遲，在不進(jìn)行互連的情況下，使用估計的布線(xiàn)延遲執行分析。這可以讓您看清楚設計中存在多大的時(shí)序容差。

然后您可以在 PlanAhead 環(huán)境中編輯和精調時(shí)序約束。這些相同的分析結果可以幫助確定哪些邏輯應組合在一起并進(jìn)行布局規劃。針對布局規劃，您可對路徑進(jìn)行邏輯排序、組合和選擇，還可以使用同一 TimeAhead 環(huán)境處理從 TRCE 導入的時(shí)序結果，TRCE 是賽靈思 ISE™ 軟件中的時(shí)序評估工具。

您可以查看和修改為設計指定的時(shí)序約束。您可以在編輯器中將所有 ISE 時(shí)序約束定義為新約束。這可以使約束指定變得更容易，因為您不必再記住專(zhuān)門(mén)的約束格式了。您可以在運行任何 ISE 實(shí)現工具之前，將其與 TimeAhead 一起使用以驗證和優(yōu)化約束集。

PlanAhead 設計工具提供了可視輔助，以幫助您理解物理實(shí)現結果。設計規則檢查 (DRC) 功能可幫助您及早捕獲錯誤。它還會(huì )對未正確利用某些器件資源(如 Virtex™-4 FPGA 中的 XtremeDSP™ 切片或 RAM)的設計進(jìn)行標記。

通過(guò)將問(wèn)題區域可視化，您可以在 RTL 側或物理實(shí)現側快速解決問(wèn)題，而不必繼續重復進(jìn)行 RTL 與綜合。您可以對各個(gè)邏輯模塊進(jìn)行選擇性地高亮顯示，以更好地了解它們放置的位置，以及創(chuàng )建在邏輯最集中區域的Pblock。您可以高亮顯示故障時(shí)序路徑，以可視化和了解您的設計中發(fā)生了什么物理問(wèn)題。 PlanAhead 軟件包含了量度圖 (metric map)，以快速確定設計的故障區域(圖 2)。這些可能與時(shí)序或利用率有關(guān)。這對您在試圖確定設計中要關(guān)注的區域以實(shí)現邏輯壓縮或時(shí)序連接性時(shí)會(huì )很有用。

圖 2：量度圖提供了設計中各種潛在問(wèn)題區域的熱量度顯示。當前量度包括 Pblock 和布局后設計級的利用率和時(shí)序檢查。

PlanAhead 設計工具允許您研究設計中的連接性。您在設計中選擇一個(gè)特定的網(wǎng)絡(luò )、Pblock 或實(shí)例后，可以通過(guò)單擊鼠標高亮顯示所有連接到選定元素的網(wǎng)絡(luò )。

在選擇一個(gè)實(shí)例或 Pblock 后，所有連接到該元素的網(wǎng)絡(luò )都將被高亮顯示。這一過(guò)程可以繼續，以選擇和擴展邏輯錐形。運行“顯示連接性”將高亮顯示連接到選定實(shí)例的下一級網(wǎng)絡(luò )。這是一種選擇從某個(gè)特定實(shí)例或 I/O 端口開(kāi)始的邏輯錐區的簡(jiǎn)易方法，從而可真正實(shí)現對設計層次優(yōu)勢的利用。

... 然后解決性能問(wèn)題

整個(gè)想法是要提供一個(gè)綜合環(huán)境，以分析時(shí)序問(wèn)題并輕松約束該邏輯以避免或糾正該問(wèn)題。您可以使用來(lái)自 TimeAhead 或 TRCE 的時(shí)序結

果進(jìn)行布局規劃，通過(guò)幫助確定哪些邏輯應組合在一起并進(jìn)行布局規劃來(lái)進(jìn)行更好的性能設計。

關(guān)鍵路徑通常穿越邏輯層次。PlanAhead 軟件支持獨立于邏輯層次的物理層次，從而使您可將設計中任意位置的邏輯組合在一起并有效地進(jìn)行布局規劃。

PlanAhead 軟件還提供了資源利用估算功能，以幫助確定 Pblock 的尺寸和形狀。同樣這些統計資料還可報告時(shí)鐘信息、供應鏈和 PRM 適應尺寸以及各種其它有用信息。

PlanAhead 設計工具提供了自動(dòng)布局能力，如基于邏輯層次的自動(dòng)分區和自動(dòng) Pblock 尺寸確定與放置。由于使用單個(gè) Pblock 矩形來(lái)包含所需的器件資源通常很困難，因此可以使用多個(gè)矩形創(chuàng )建非矩形-線(xiàn)性形狀。PlanAhead 軟件還允許您在 Pblock 內創(chuàng )建 Pblock，或創(chuàng )建“子”Pblock，以幫助更好地維護設計層次。

器件容量可通過(guò)壓縮 Pblock 的邏輯進(jìn)行提高。您可以使用以下兩種方法中的一種來(lái)實(shí)現。一種方法是使用稱(chēng)為 COMPRESSION 的賽靈思 AREA_GROUP 屬性。AREA_GROUP 是一種設計實(shí)現約束，支持將設計分成用于映射、打包、布局和布線(xiàn)的物理區域。使用 COMPRESSION 屬性將導致 ISE Mapper 將無(wú)關(guān)的邏輯打包成未使用的 CLB 站。使用它時(shí)請小心，因為它會(huì )對時(shí)序產(chǎn)生副作用。

改善性能的最佳策略是壓縮非時(shí)序關(guān)鍵型邏輯，從而在器件中騰出更多空間用于時(shí)序關(guān)鍵型邏輯。第二種選項是使用 PlanAhead 功能對在 Pblock 上獨立運行 PAR。 您可以持續縮減 Pblock 尺寸，直到 PAR 失敗。這將盡可能緊地壓縮和打包塊內邏輯，以騰出器件空間。