基于FPGA的微電網(wǎng)并網(wǎng)控制器的設計與實(shí)現
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3．3 并網(wǎng)控制算法模塊
根據并網(wǎng)條件，基于FPGA實(shí)現的并網(wǎng)算法流程如圖4所示。并網(wǎng)過(guò)程如下：通過(guò)鎖相控制模塊檢測微電網(wǎng)側和電網(wǎng)側的相位，然后對微電網(wǎng)側和電網(wǎng)側的相序、相差、壓差及頻率差進(jìn)行判斷。當滿(mǎn)足并網(wǎng)條件：相序相同，相差、壓差及頻率差在一定的范圍時(shí)，控制器FPGA發(fā)出并網(wǎng)命令。本文引用地址：http://dyxdggzs.com/article/189724.htm
，與實(shí)際電壓值比較可知該采樣模塊的采樣精度很高。并網(wǎng)控制器的采樣電壓為線(xiàn)電壓，基于FPGA實(shí)現改進(jìn)鎖相算法的控制效果利用QuartusⅡ9．0得到鎖相波形如圖6b所示，圖中ωt為uab的相角弧度值，ωt =Data／163。由圖可見(jiàn)，鎖相環(huán)輸出值范圍為-π～π，其過(guò)零點(diǎn)與uab過(guò)零點(diǎn)高度重合，鎖相精度很高。
并網(wǎng)前，微電網(wǎng)側輸入大電網(wǎng)的電流為零，并網(wǎng)過(guò)程中的電流波形如圖7a所示。并網(wǎng)過(guò)程中的沖擊電流峰值約為0．36 A，穩定工作后電流峰值約為0．296 A。沖擊電流約為穩定工作時(shí)電流的1．2倍，沖擊很小從而實(shí)現了微電網(wǎng)的平滑并網(wǎng)。當接收到脫網(wǎng)命令時(shí)，控制器立即切斷并網(wǎng)開(kāi)關(guān)，微電網(wǎng)轉為孤島模式運行，其脫離大電網(wǎng)時(shí)的波形如圖7b所示，可見(jiàn)，并網(wǎng)控制器能快速可靠處理斷網(wǎng)命令，不會(huì )出現脫網(wǎng)后自動(dòng)并網(wǎng)等誤動(dòng)作。
5 結論
針對微電網(wǎng)與大電網(wǎng)能量交互的問(wèn)題，設計了一種基于FPGA實(shí)現的并網(wǎng)控制器。詳細介紹了并網(wǎng)控制器采樣模塊和鎖相控制模塊的設計過(guò)程，并根據并網(wǎng)條件開(kāi)發(fā)出基于FPGA實(shí)現的并網(wǎng)控制器。最后將該并網(wǎng)控制器應用于微電網(wǎng)實(shí)驗平臺，實(shí)驗結果表明，所設計的并網(wǎng)控制器能實(shí)現數據的精確采樣及快速準確的鎖相控制，并網(wǎng)沖擊小，從而能實(shí)現微電網(wǎng)的平滑并網(wǎng)。
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