基于FPGA的多功能頻率計的設計與實(shí)現

計數器模塊：在設計計數器的過(guò)程中需要注意計數器的寬度設置，系統中采用的最大門(mén)控時(shí)間為10 s，標準信號源的頻率為50 MHz，則在計數的允許時(shí)間內計數的最大值為：10 50 000 000=500 000 000229=536 870 912，為了方便數據傳輸，系統中采用了32位位寬的計數，如圖7所示，仿真波形如圖8所示。

鎖存器模塊：在門(mén)控信號關(guān)閉的同時(shí)，停止計數，同時(shí)啟動(dòng)鎖存模塊，把測量的數據鎖存起來(lái)，以便傳輸。

中斷輸出：鎖存數據的同時(shí)，給單片機一個(gè)低電平的中斷信號，通知單片機讀取數據。該模塊用于鎖存計數器輸出計數值，供51IP軟核讀取，進(jìn)行處理顯示。計數器模塊在門(mén)控信號關(guān)閉(下降沿)的同時(shí)，停止計數，同時(shí)啟動(dòng)鎖存模塊，把測量的數據鎖存起來(lái)，以便傳輸，鎖存電路如圖9所示。

數據選擇輸出：系統中采用了2個(gè)32位的計數器，由于單片機采用的是51系列單片機，只有8位的數據總線(xiàn)，所以一次通信只能傳輸8位數據，所以設計了一個(gè)數據輸出控制模塊。

頂層模塊：實(shí)例化所有的底層模塊。FPGA部分的整體結構圖如圖10所示。