基于FPGA的多功能頻率計的設計與實(shí)現

2 等精度測頻原理及FPGA設計

等精度測量的一個(gè)最大特點(diǎn)是測量的實(shí)際門(mén)控時(shí)間不是一個(gè)固定值，而是一個(gè)與被測信號有關(guān)的值，剛好是被測信號的整數倍，即與被測信號同步。這樣就達到了在整個(gè)測試頻段的等精度測量。等精度測頻的核心思想就是通過(guò)閘門(mén)的信號與被測信號同步，將閘門(mén)時(shí)間τ控制為被測信號周期長(cháng)度的整數倍。測量時(shí)，先打開(kāi)預置閘門(mén)，當檢測到被測信號脈沖沿到達時(shí)，標準信號時(shí)鐘開(kāi)始計數。預置閘門(mén)關(guān)閉時(shí)，到達時(shí)才停止，完成被測信號整數個(gè)周期的測量。測量的實(shí)際閘門(mén)時(shí)間與預置閘門(mén)時(shí)間可能不完全相同，但最大差值不超過(guò)被測信號的一個(gè)周期。設實(shí)際閘門(mén)時(shí)間為τ，被測信號周期數為Nx，標準信號頻率為fs、計數值為Ns，則被測信號的頻率測量值為：

由于實(shí)際閘門(mén)時(shí)間τ為被測信號周期的整數倍，因此Nx是精確的，而標準信號時(shí)鐘的計數值Ns則存在誤差△Ns(|△Ns|≤1)，即標準信號計數的真實(shí)值應Ns+△Ns。

由此可知被測信號的頻率真實(shí)值為：

可以看出，相對誤差與被測信號本身的頻率特性無(wú)關(guān)，即對整個(gè)測量頻率域而言，測量精度相等，因而稱(chēng)之為“等精度測量”。標準信號的計數值Ns越大，則測量相對誤差越小，即提高門(mén)限時(shí)間τ和標準信號頻率fs可以提高測量精度。在精度不變的情況下，提高標準信號頻率可以縮短門(mén)限時(shí)間，提高測量速度。在計數允許時(shí)間內，同時(shí)對標準信號和被測信號進(jìn)行計數，再通過(guò)數學(xué)公式推導得到被測信號的頻率。由于門(mén)控信號是被測信號的整數倍，就消除了對被測信號產(chǎn)生的±1誤差，但是會(huì )產(chǎn)生對標準信號±1的誤差。如圖4所示。

系統中，采用了標準信號源的精度很高，可以達到一個(gè)很高的測量精度，本系統采用晶體作為標準信號源，因此可以達到很高的精度。

3 FPAG設計模塊

本系統以Verilog HDL硬件描述語(yǔ)言為工具，在傳統的等精度測量原理基礎上進(jìn)行了改進(jìn)和優(yōu)化。增加了測量占空比的功能，同時(shí)由FPGA內部產(chǎn)生清零信號，節省了資源。FPGA核心模塊如圖5所示。FPGA部分主要由門(mén)控信號產(chǎn)生模塊、計數器控制模塊、計數器模塊、鎖存器、中斷輸出、數據選擇輸出、頂層模塊組成。

門(mén)控信號：時(shí)鐘信號源產(chǎn)生頻率很高的時(shí)鐘信號，經(jīng)過(guò)分頻以后，得到頻率為1 Hz、1 kHz、1 MHz和50 MHz 4種時(shí)鐘信號，這些信號作為時(shí)基電路輸入信測量開(kāi)始，TW為1s，計數器對被測信號fsin進(jìn)行計數，如果計數超過(guò)規定值9999，產(chǎn)生溢出信號OVERFLOW，在其作用下，量程轉換電路輸出信號SW狀態(tài)發(fā)生變化，自動(dòng)完成一次量程的換擋，同時(shí)將TW調整為0.1s，計數器重新計數。如果還有溢出信號，繼續量程換擋，調整TW，直到不再有溢出信號為止。其中74160接成了一個(gè)同步四進(jìn)制加法計數器，如圖6所示。它的時(shí)鐘輸入端CLK與計數器輸出端OVERFLOW(溢出)連接，在溢出信號作用下，量程轉換電路輸出端S1、S0依次輸出00、01、10和11 4個(gè)編碼，實(shí)現自動(dòng)換擋。

計數器控制模塊：門(mén)控信號啟動(dòng)(上升沿)后，在被測信號的上升沿啟動(dòng)計數允許模塊，允許計數器計數;門(mén)控信號關(guān)閉(下降沿)后，在被測信號的下一個(gè)上升沿關(guān)閉計數允許模塊，停止計數，從而保證了門(mén)控信號是被測信號的整數倍，達到了等精度的目的。