<![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"><delect id="yhprb"></delect></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]>
基于FPGA的可逆數制轉碼器設計
作者：
時(shí)間：2013-03-05
來(lái)源：網(wǎng)絡(luò )
收藏
2．2 可逆轉碼器的功能模塊設計
上述基于FPGA的二-十進(jìn)制(BCD)可逆轉碼器設計方案，關(guān)鍵就在于要做好最底層模塊(4 b轉碼模塊)的優(yōu)化設計，對4 b轉碼模塊的不同Verilog HDL描述方式也會(huì )帶來(lái)不同的實(shí)現代價(jià)；通過(guò)不同描述方式比較最終確定使用結構描述來(lái)實(shí)現4 b可逆轉碼模塊(Bin／Bcd_4)，根據參考文獻[4-5，10]，采用卡諾圖和Multisim軟件化簡(jiǎn)得到最簡(jiǎn)邏輯函數式如圖2所示。再通過(guò)4 b轉碼模塊層次實(shí)例化分別構造5 b轉碼模塊(Bin／Bcd_5)和6 b轉碼模塊(Bin／Bcd_6)，如圖3所示。本文引用地址：http://dyxdggzs.com/article/189669.htm
技術(shù)專(zhuān)區
国产精品自在自线亚洲|国产精品无圣光一区二区|国产日产欧洲无码视频|久久久一本精品99久久K精品66|欧美人与动牲交片免费播放
<![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"><strike id="yhprb"></strike></s></dfn>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"><delect id="yhprb"></delect></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<small id="yhprb"></small>]]><![CDATA[<dfn id="yhprb"><delect id="yhprb"></delect></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]><![CDATA[<dfn id="yhprb"><s id="yhprb"></s></dfn>]]>
加入技術(shù)交流群
評論