一種基于FPGA的三電平原理及實(shí)現方式

在圖2中，經(jīng)電流傳感器測得的各相電流值inew與經(jīng)濾波模塊后得到的基波電流值idd求差后，得到此時(shí)電流的波動(dòng)趨勢，根據這種趨勢的方向和大小，在原調制波上疊加usu大小的抑制量，從而形成一種負反饋，達到抑制電流脈動(dòng)的作用。

式中：k為比例系數；Ts為SPWM載波周期。
2．4 中點(diǎn)電位平衡控制算法
中點(diǎn)平衡算法采用VHDL語(yǔ)言實(shí)現，算法參考文獻，此處不再贅述。
2．5 同步分析
圖3示出DSP與FPGA之間的信號連接圖，虛線(xiàn)框內為原有的兩電平連接圖。FPGA和DSP之間通過(guò)擴展接口相連，接口信號包括雙向8位數據總線(xiàn)D0～D7及13位地址總線(xiàn)A0～A12、片選信號DS．OPTION、讀信號RD、寫(xiě)信號WR、復位信號RESET和+5 V電源。FPGA內建立的三電平PWM IP核中，譯碼模塊通過(guò)地址總線(xiàn)、讀寫(xiě)信號和片選信號產(chǎn)生各寄存器的選通信號，數據總線(xiàn)通過(guò)選通信號完成對應地址的數據寄存器的讀取或寫(xiě)入。文獻中也提到了類(lèi)似的實(shí)驗平臺，區別在于DSP和FPGA之間無(wú)硬件同步信號，若不采取措施，則會(huì )使得DSP程序和FPGA程序的中斷不同步，兩者間微小的誤差經(jīng)過(guò)一段時(shí)間的累計會(huì )造成電流周期性脈動(dòng)。此處采用軟件同步的方法，通過(guò)在DSP每次中斷開(kāi)始時(shí)控制FPGA內三電平PWM IP核中的同步信號使能寄存器，將載波發(fā)生器清零，實(shí)現了DSP和FPGA的同步，保證了系統長(cháng)時(shí)間運行的可靠性。

3 硬件條件和實(shí)驗參數
在A(yíng)C／DC／AC變頻器上進(jìn)行了開(kāi)環(huán)V／F控制的實(shí)驗，整流側采用不控整流電路，輸入線(xiàn)電壓為380 V，逆變側為二極管箝位三電平逆變器結構，負載為30 kW異步電機。開(kāi)關(guān)頻率設為1 kHz，采樣時(shí)間為1 ms，設置的死區時(shí)間為10μs。實(shí)驗主要驗證了電壓利用率算法和低頻情況下死區補償算法、阻尼振蕩抑制算法的正確性。

4 實(shí)驗結果及分析
圖4分別為5 Hz，30 Hz時(shí)加入零序電壓注入算法的三電平相電壓波形。在圖4中，線(xiàn)性調制區內，m=1．154時(shí)，電壓利用率達到100％。變頻器輸入、輸出線(xiàn)電壓皆為380 V。

圖5為流入電機的a，b，c三相電流，經(jīng)3s／2s變換后得到的iα，iβ波形。圖5a，b為2 Hz時(shí)加入死區補償算法前后的波形?？梢?jiàn)，加入死區補償算法后iα，iβ波形明顯好轉。圖5c為10 Hz時(shí)加入死區補償后的波形，此時(shí)電流出現了振蕩。圖5d為10 Hz時(shí)加入死區補償和阻尼振蕩抑制算法的波形，可見(jiàn)電流振蕩得到明顯改善，證明了阻尼振蕩抑制算法的正確性。

5 結論
采用FPGA實(shí)現了原有兩電平控制板向三電平控制系統的轉換，DSP負責的控制算法部分和FPGA負責的發(fā)波部分相互獨立。同時(shí)，構建了三電平PWM IP核，利用硬件描述語(yǔ)言編寫(xiě)了PWM調制算法、中點(diǎn)電位平衡算法、死區補償算法、阻尼振蕩抑制算法及零序電壓注入算法。實(shí)驗結果證明了利用FPGA實(shí)現兩電平向三電平轉換的可行性及PWM IP核的正確性，為三電平系統的實(shí)用化提供了一種具體的實(shí)現思路。