基于FPGA的應力應變信號監測系統的研究設計
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MAX197工作時(shí)，參考電壓可以由片內提供或片外輸入，視實(shí)際需要而定，當使用片內參考電壓時(shí)，可在REFADJ端和REF端分別獲得精度為±1．5％的參考電壓2．5V和4．096V。當使用外部參考電壓時(shí)，參考電壓可以分為從REF或REFADJ輸入當從REF輸入時(shí)，只要把REFADJ和VDD相連，并在輸入端REF和地之間加接一個(gè)4．7μF旁路電容；當從REFADJ輸入時(shí)，只要REF端通過(guò)4．7μF電容旁路到地，并在輸入端與地之間接一個(gè)0．01μF旁路電容，這種輸入方式可以省掉外接緩沖放大器，MAX197的電路接法如圖3所示。本文引用地址：http://dyxdggzs.com/article/189659.htm
4 基于FPGA的控制模塊的設計：
本設計利用SOPC技術(shù)存FPGA內部集成Nios II嵌入式處理器作為控制模塊，可以像單片機一樣用C語(yǔ)言對其進(jìn)行編程開(kāi)發(fā)，易于實(shí)現復雜功能，而且使用Nios II開(kāi)發(fā)時(shí)可以根據實(shí)際情況選擇所需的PIO和外設數量，定制出所需的系統，避免資源浪費，降低系統功耗。
4．1 Nios II軟核的搭建
首先需要添加的是CPU，NiosII軟核為用戶(hù)提供了三種具有不同功能的CPU配置。本系統選擇Nios II／f類(lèi)型，對系統所需CPU的性能和邏輯資源的占用率進(jìn)行了平衡。
4．2 建立鎖相環(huán)PLL模塊
搭建好軟核之后還需要建立一個(gè)鎖相環(huán)，對時(shí)鐘進(jìn)行倍頻．由于前期所用的開(kāi)發(fā)板上是20MHz的有源品振，需要將其倍頻到100MHz以滿(mǎn)足之前搭建的軟核的時(shí)鐘，還需要為SDRAM提供100MHz的時(shí)鐘，在Quartus II9．0中用HDL語(yǔ)言設計生成的A／D控制模塊如圖4所示。
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