基于Xilinx FPGA的部分動(dòng)態(tài)可重構技術(shù)的信號解調系

隨著(zhù)現代通信技術(shù)的迅速發(fā)展，信號的調制方式向多樣化發(fā)展，解淵技術(shù)也隨之不斷向前發(fā)展。為了對高速大帶寬的信號進(jìn)行實(shí)時(shí)解調，現在很多的解調關(guān)鍵算法都是在高速硬件上用可編程邏輯器件(FPGA)實(shí)觀(guān)，利用FPGA強大的資源和實(shí)時(shí)處理能力來(lái)快速的實(shí)現信號的跟蹤、鎖定和解調但是，基于硬件的實(shí)現方案和基于軟件的方案相比，往往存在不能迅速適應調制樣式改變的問(wèn)題。為了有效斛決這個(gè)問(wèn)題，筆者通過(guò)基下FPGA部分動(dòng)態(tài)町重構技術(shù)，提出了相應的解決方案。

1 FPGA部分動(dòng)態(tài)可重構技術(shù)介紹

從九零年代以來(lái)，隨著(zhù)FPGA芯片技術(shù)的逐步成熟和發(fā)展，FPGA在各個(gè)領(lǐng)域中的應用逐漸擴大，芯片內部的資源規模也成倍增加。但是，隨著(zhù)FPGA容量的擴大，FPGA的設計和實(shí)現也漸漸出現了下面的瓶頸問(wèn)題：

1)FPGA芯片內部布線(xiàn)隨著(zhù)設計復雜度的增加，布線(xiàn)的難度成平方增加，布線(xiàn)的時(shí)間也成倍增加。

2)對于大容量的FPGA，為了保證設計時(shí)約定的性能，為了滿(mǎn)足時(shí)序約束條件，最終實(shí)現版本的實(shí)際資源利用率反而下降。

3)大容量的FPGA一旦設計完成后，對其進(jìn)行部分模塊的調整和優(yōu)化經(jīng)常需要很長(cháng)時(shí)間。

在此上述這些原因的基礎上，FPGA的重配置技術(shù)應需而生。FPGA重配置技術(shù)分為完全重配置技術(shù)和部分動(dòng)態(tài)可重構技術(shù)兩種。其中FPGA完全重配置技術(shù)就是通過(guò)FPGA外部的配置處理單元，通過(guò)對FPGA配置管腳的編程，來(lái)實(shí)現整個(gè)FPGA內容的切換，這種方式在目前已經(jīng)得到了較為廣泛的應用。而FPGA部分動(dòng)態(tài)可重構技術(shù)是通過(guò)FPGA內部或外部的配置處理單元，對FPGA內部部分資源的時(shí)分復用，來(lái)實(shí)現FPGA內部部分模塊的切換。

對這兩種配置技術(shù)進(jìn)行比較，可以看到FPGA部分動(dòng)態(tài)可重構技術(shù)的優(yōu)勢在于以下這些方面：

1)提高了配置速度。完全重配置需要配置整個(gè)FPGA的比特流文件，而部分動(dòng)態(tài)可重構技術(shù)只需要配置相應模塊的邏輯內容，文什大小相差懸殊，在相同的配置時(shí)鐘頻率下，部分動(dòng)態(tài)可重構技術(shù)的配置速度是完全配置的幾分之一或者幾十分之一。

2)省略了完全配置后的復位、下達參數的流程。完全重配置在配置完成后，整個(gè)FPGA處于初始狀態(tài)，需要重新對接口進(jìn)行初始化，并配置運行參數。而部分動(dòng)態(tài)可重構技術(shù)不用進(jìn)行全局復位，下達參數也只需要針對重構的模塊。

3)保存了FPGA運行的中間結果和數據。完全重配置很難保存FPGA運行的中間結果，如果外接DDR SDRAM等存儲單元，也會(huì )因為接口的重新復位而導致數據混亂，而部分動(dòng)態(tài)可重構技術(shù)完全不用擔心這些問(wèn)題。

部分動(dòng)態(tài)可重構技術(shù)具有上述相對與完全重配置技術(shù)的優(yōu)勢外，也和完全重配置技術(shù)一樣，具有低功耗和靈動(dòng)性高的優(yōu)點(diǎn)，并且具備遠程加載功能，可以通過(guò)有線(xiàn)網(wǎng)絡(luò )或者無(wú)線(xiàn)網(wǎng)絡(luò )來(lái)實(shí)現超距環(huán)境下的FPGA功能變更。

部分動(dòng)態(tài)可重構技術(shù)和完全重配置技術(shù)相比，對FPGA設計人員的開(kāi)發(fā)能力和規劃能力要求更高，下面通過(guò)對一個(gè)簡(jiǎn)單的數字信號解調系統，來(lái)給出部分動(dòng)態(tài)可重構技術(shù)的實(shí)現途徑。

2 FPGA部分動(dòng)態(tài)可重構技術(shù)的硬件實(shí)現方案

FPGA部分動(dòng)態(tài)可重構的硬件實(shí)現如圖1所示，為了保證FPGA配置的可靠性，本文采用了FPGA外部單元控制配置流程的實(shí)現方式。一個(gè)基本的實(shí)現結構除了被配置的FPGA外，需要有配置控制模塊、配置接口模塊和配置存儲模塊這3個(gè)部分。其巾配置控制模塊一般由DSP、單片機、ARM處理器或者PowerPC選擇，主要功能是從配置存儲模塊或者外部接口中獲取配置比特流文件，并在需要部分動(dòng)態(tài)重構的時(shí)刻把配置比特流文件傳送到配置接口模塊。配置接口模塊一般由FPGA或者CPLD實(shí)現，功能是接收配置控制模塊傳輸的配置比特流，進(jìn)行相應的時(shí)序轉換，產(chǎn)生滿(mǎn)足FPGA配置時(shí)序的信號，從而對FPGA進(jìn)行配置。配置存儲模塊一般是FLASH或者SDRAM，可以長(cháng)期或者臨時(shí)保存多個(gè)配置比特流文件。

在圖1的結構中，配置接口模塊是實(shí)現的關(guān)鍵模塊，根據配置速度和穩定性的要求，可以采用Slave SelectMap或者Slave Setial配置模式，從性能考慮，一般選擇Slave SelectMap這種并行配置模式，在配置時(shí)鐘最高50MHz、配置管腳32位的情況下，配置速度可以達到1.6Gb ps。在Slave SelectMap模式下，配置接口模塊和FPGA的管腳連接可以參考XilinxVinex-5 Configuration User Guide中相應章節，本文不再贅述。并根據如圖2所示的配置時(shí)序，來(lái)實(shí)現FPGA完全配置比特流文件的下載和功能實(shí)現。

在進(jìn)行配置部分動(dòng)態(tài)可重構比特流文件時(shí)，因為該比特流文件不像完整的配置比特流文件一樣具有文件頭，而是只有幀地址、配置數據及校驗和，當所有配置內容傳輸到FPGA后，不會(huì )有DONE信號拉高來(lái)表示配置結束。在這種情況下，必須監視傳輸來(lái)的配置數據，當出現部分重配置文件的結束標志DESYNCH(0000000D)時(shí)，就可以判斷部分重構流程結束，可以運行新的重構模塊。

3 基于FPGA部分動(dòng)態(tài)可重構的信號解調系統開(kāi)發(fā)流程

3.1 FPGA模塊劃分

在完成了支持FPGA部分動(dòng)態(tài)可重構的硬件實(shí)現后，下面開(kāi)始規劃信號解調系統的FPGA設計架構。如圖3所示，信號解調系統主要由信道化模塊，可重構解調模塊和數傳接口模塊組成。

信道化模塊主要是把AD數據進(jìn)行信道化處理，進(jìn)行濾波，下變頻、信道選擇和抽取?？芍貥嫿庹{模塊是針對不同調制樣式的分別實(shí)現不同的解調模塊，并根據實(shí)際需要進(jìn)行部分重構。數傳接口模塊是把解調的結果傳輸到FPGA外，進(jìn)行后續處理和在界面中顯示。