基于FPGA協(xié)處理器的算法加速的實(shí)現

當今的設計工程師受到面積、功率和成本的約束，不能采用GHz級的計算機實(shí)現嵌入式設計。在嵌入式系統中，通常是由相對數量較少的算法決定最大的運算需求。使用設計自動(dòng)化工具可以將這些算法快速轉換到硬件協(xié)處理器中。然后，協(xié)處理器可以有效地連接到處理器，產(chǎn)生“GHz”級的性能。

本文主要研究了代碼加速和代碼轉換到硬件協(xié)處理器的方法。我們還分析了通過(guò)一個(gè)涉及到基于輔助處理器單元(APU)的實(shí)際圖像顯示案例的基準數據均衡決策的過(guò)程。該設計使用了在一個(gè)平臺FPGA中實(shí)現的一個(gè)嵌入式PowerPC。

協(xié)處理器的意義

協(xié)處理器是一個(gè)處理單元，該處理單元與一個(gè)主處理單元一起使用來(lái)承擔通常由主處理單元執行的運算。通常，協(xié)處理器功能在硬件中實(shí)現以替代幾種軟件指令。通過(guò)減少多種代碼指令為單一指令，以及在硬件中直接實(shí)現指令的方式，從而實(shí)現代碼加速。

最常用的協(xié)處理器是浮點(diǎn)單元(FPU)，這是與CPU緊密結合的唯一普通協(xié)處理器。沒(méi)有通用的協(xié)處理器庫，即使是存在這樣的庫，將依然難以簡(jiǎn)單地將協(xié)處理器與一個(gè)CPU(例如Pentium 4)連接。Xilinx Virtex-4 FX FPGA擁有一個(gè)或兩個(gè)PowerPC，每個(gè)都有一個(gè)APU接口。通過(guò)在FPGA中嵌入一個(gè)處理器，現在就有機會(huì )在單芯片上實(shí)現完整的處理系統。

帶APU接口的PowerPC使得在FPGA中得以實(shí)現一個(gè)緊密結合的協(xié)處理器。因為頻率的需求以及管腳數量的限制，采用外部協(xié)處理器不大可行。因此可以創(chuàng )建一個(gè)直接連接到PowerPC的專(zhuān)用應用協(xié)處理器，大大地提高了軟件速度。因為FPGA是可編程的，你可以快速地開(kāi)發(fā)和測試連接到CPU的協(xié)處理器解決方案。

協(xié)處理器連接模型

協(xié)處理器有三種基本的形式：與CPU總線(xiàn)連接的、與I/O連接的和指令流水線(xiàn)連接(Instruction Pipeline Connection)。此外，還存在一些這些形式的混合形式。

1. CPU總線(xiàn)連接

處理器總線(xiàn)連接加速器需要CPU在總線(xiàn)上移動(dòng)數據以及發(fā)送命令。通常，單個(gè)數據處理就需要很多的處理器時(shí)鐘周期。因為總線(xiàn)仲裁以及總線(xiàn)驅動(dòng)的時(shí)鐘是處理器時(shí)鐘的分頻，所以會(huì )降低數據處理速度。一個(gè)與總線(xiàn)連接的加速器可以包含一個(gè)存儲器存取(DMA)引擎。在增加額外的邏輯情況下，DMA引擎允許協(xié)處理器工作在位于連接到總線(xiàn)的存儲器上的數據塊，獨立于CPU。

2. I/O連接

與I/O連接的加速器直接連接到一個(gè)專(zhuān)用的I/O端口。通常通過(guò)GET或PUT函數提供數據和控制。因為缺少了仲裁、控制復雜度降低以及連接器件較少，因此這些接口的驅動(dòng)時(shí)鐘通常比處理器總線(xiàn)更快。這種接口的一個(gè)較好的例子如Xilinx Fast Simplex Link(FSL)。FSL是一種簡(jiǎn)單的FIFO接口，可以連接到Xilinx MicroBlaze軟核處理器或Virtex-4 FX PowerPC。與處理器總線(xiàn)接口中的數據移動(dòng)相比，通過(guò)FSL移動(dòng)的數據具有較低的延時(shí)和更高的數據速率。

3. 指令流水線(xiàn)連接

指令流水線(xiàn)連接加速器直接連接到CPU的計算內核。通過(guò)與指令流水線(xiàn)連接，CPU不能識別的指令可以由協(xié)處理器執行。操作數、結果以及狀態(tài)直接從數據執行流水線(xiàn)向外傳遞，或接收。單個(gè)運算可以實(shí)現兩個(gè)操作數的處理，同時(shí)返回一個(gè)結果和狀態(tài)。

作為一個(gè)直接連接的接口，連接道指令流水線(xiàn)的加速器可以用比處理器總線(xiàn)更快的時(shí)鐘驅動(dòng)。Xilinx通過(guò)APU接口實(shí)現這種協(xié)處理器連接模型，對于典型的雙操作數指令，在數據控制和數據傳輸上可以縮減10倍的時(shí)鐘周期。APU控制器還連接到數據緩存控制器，通過(guò)它可以執行數據加載/存儲操作。因此，APU接口能在每秒內移動(dòng)數百兆字節，接近DMA速度。

I/O連接加速器或指令流水線(xiàn)連接加速器可以與總線(xiàn)連接加速器結合起來(lái)。在增加額外的邏輯條件下，可以創(chuàng )建一個(gè)加速器，這個(gè)加速器運行在一個(gè)位于總線(xiàn)連接存儲器上的數據塊上，通過(guò)一個(gè)快速、低延時(shí)的接口接收命令并返回狀態(tài)。

在本文中介紹的C-HDL工具組可以實(shí)現總線(xiàn)連接和I/O連接加速器，它還能實(shí)現連接到PowerPC的APU接口的加速器。盡管APU連接是基于指令流水線(xiàn)的，C-HDL工具組實(shí)現了一種I/O流水線(xiàn)接口，該接口具有I/O連接加速器的典型性能。

FPGA/PowerPC/APU接口

FPGA允許硬件設計工程師利用單芯片上的處理器、解碼邏輯、外設和協(xié)處理器實(shí)現一個(gè)完整的計算系統。FPGA可以包含數千到數十萬(wàn)的邏輯單元，可以從這些邏輯單元實(shí)現一個(gè)處理器，如Xilinx PicoBlaze或MicroBlaze處理器，或者可以是一個(gè)或者更多的硬邏輯單元(如Virtex-4 FX PowerPC)。大量的邏輯單元使你可以實(shí)現數據處理單元，這些單元與處理器系統一起工作，由處理器對其進(jìn)行控制或監控。

FPGA作為一種可重復編程的單元，允許你在設計過(guò)程中進(jìn)行編程并對其進(jìn)行測試。如果你發(fā)現了一個(gè)設計缺陷，你可以立即對其進(jìn)行重新編程設計。FPGA還允許你實(shí)現硬件運算功能，而這在以前的實(shí)現成本是很高的。CPU流水線(xiàn)與FPGA邏輯之間緊密結合，這樣就可以創(chuàng )建高性能軟件加速器。

圖1的模塊框圖顯示了PowerPC、集成的APU控制器以及一個(gè)與之相連的協(xié)處理器。來(lái)自高速緩存或存儲器中的指令可以立即出現在CPU解碼器和APU控制器上，如果CPU能識別指令，則運行這些指令。否則，APU控制器或用戶(hù)創(chuàng )建的協(xié)處理器可以對指令做出應答并執行指令。一個(gè)或者兩個(gè)操作數被傳遞到協(xié)處理器，并返回一個(gè)結果或狀態(tài)。APU接口還支持用一個(gè)指令發(fā)送一個(gè)數據單元。數據單元的大小范圍從一個(gè)字節到4個(gè)32位的字。

圖1：PowerPC、集成的APU控制器和協(xié)處理器

通過(guò)一個(gè)結構協(xié)處理器總線(xiàn)(FCB)，可以將一個(gè)或多個(gè)協(xié)處理器連接到APU接口。連接到總線(xiàn)的協(xié)處理器范圍包括現存的內核(例如FPU)到用戶(hù)創(chuàng )建的協(xié)處理器。一個(gè)協(xié)處理器可以連接到FCB用于控制和狀態(tài)運算，并連接到一個(gè)處理器總線(xiàn)，實(shí)現直接存儲器數據塊訪(fǎng)問(wèn)以及DMA數據傳遞。一種簡(jiǎn)化的連接方案，例如FSL，也可以在FCB和協(xié)處理器之間使用，在犧牲一定性能的條件下實(shí)現FIFO數據和控制通信。

為展示指令流水線(xiàn)連接加速器的性能優(yōu)勢，我們采用一個(gè)處理器總線(xiàn)連接FPU首先實(shí)現了一個(gè)設計，然后采用APU/FCB連接的FPU實(shí)現設計。表1總結了兩種實(shí)現方式下有限脈沖響應(FIR)濾波器的性能。如表1中所反映的一樣，連接到一個(gè)指令流水線(xiàn)的FPU使軟件浮點(diǎn)運算速度增加30倍，而APU接口相比于總線(xiàn)連接FPU來(lái)說(shuō)改善了近4倍。

表1：未加速與加速的浮點(diǎn)性能