可將數據轉換器IP成功集成到系統芯片的12種設計技

技術(shù)5：保持差分走線(xiàn)

為確保模擬差分信號的共模噪聲抑制達到最佳效果，設計師應根據電阻、長(cháng)度、電容性負載和其他信號的寄生電容耦合、邦定線(xiàn)特征和印刷電路板(PCB)線(xiàn)路等等，對差分信號布線(xiàn)匹配。圖6是從模擬-數字轉換器到I/O匹配后的輸入(紅色Vinp和藍色Vinn)布線(xiàn).

技術(shù)6：限制電阻壓降或阻抗

可通過(guò)以下方式確保布線(xiàn)串聯(lián)電阻不超過(guò)數據轉換器提供商注明的最大電阻值：

△盡量縮短布線(xiàn)距離

△使用寬金屬布線(xiàn)

△盡量使用多個(gè)金屬層走線(xiàn)

△使用大量過(guò)孔進(jìn)行連接

數字輸出/輸入布線(xiàn)還要求認真仔細地部署。但是，由于布線(xiàn)是在自動(dòng)數字集成流程中處理，它們的部署自然需要遵循相應的技術(shù)，因此不在本文討論之列。

3. 保持低時(shí)鐘抖動(dòng)

基于數據轉換器的系統性能，如通訊接口，取決于采樣時(shí)鐘的質(zhì)量。模擬-數字轉換器信號采樣瞬間的不確定性增加了轉換噪聲，因而降低了轉換器性能。采樣瞬間的不確定性稱(chēng)為“抖動(dòng)”。時(shí)鐘抖動(dòng)(σtclk)決定了數據轉換器可達到的最大理論SNR(信噪比)值。圖7顯示信噪比是采樣時(shí)鐘抖動(dòng)的一個(gè)函數，將信噪比、時(shí)鐘抖動(dòng)和信號頻率(Fin)關(guān)聯(lián)起來(lái)。以模擬-數字轉換器固有的65dB信噪比(SNRADC)為例。

從圖7可以看出，采樣時(shí)鐘抖動(dòng)對轉換性能(信噪比)的影響與系統處理低頻率信號無(wú)關(guān)。但是，采樣時(shí)鐘抖動(dòng)的影響隨著(zhù)所處理信號的頻率增強而增加

因此，系統芯片設計師在設計中必須考慮到這種影響，可以采用以下技術(shù)保證采樣時(shí)鐘質(zhì)量：

技術(shù)7：將時(shí)鐘源靠近數據轉換器

將鎖相環(huán)靠近數據轉換器，可降低外部信號耦合到時(shí)鐘線(xiàn)并造成時(shí)鐘抖動(dòng)的可能性。

技術(shù)8：檢查時(shí)鐘沿速率

對于時(shí)鐘路徑上的任何電路而言，應保證有足夠的驅動(dòng)強度限制時(shí)鐘的轉換速率。時(shí)鐘沿轉換時(shí)間長(cháng)會(huì )增加噪聲敏感性，因而增加抖動(dòng)(如圖8所示)。根據經(jīng)驗，~100ps的轉換時(shí)間是適當的。

技術(shù)9：盡量減小電源域轉換

由于信號沿著(zhù)時(shí)鐘網(wǎng)絡(luò )進(jìn)展，并在不同的電源域進(jìn)行轉換，信號會(huì )受到不同電源的電源噪聲耦合的影響。這會(huì )導致抖動(dòng)增加。因此，時(shí)鐘路徑中的所有緩沖器應由同一個(gè)電源域(無(wú)論是源極電源或終極電源)供應電源。

圖9是系統芯片內時(shí)鐘分布網(wǎng)絡(luò )的示例。如圖所示，鎖相環(huán)在vdd2電源域生成時(shí)鐘為四個(gè)模塊所用，它們是：兩個(gè)模擬-數字轉換器(ADC1和ADC2)、一個(gè)數字-模擬轉換器和一個(gè)通用邏輯塊。在這個(gè)圖中，repeater單元由源極電源(鎖相環(huán)buffer，vdd2)或是由終極電源(vddadc1、vdddac、vddadc2或vddotr)供電。