采用FPGA實(shí)現多種類(lèi)型的數字信號處理濾波器

實(shí)際設計

上面的內容現已詳細說(shuō)明了窗式正弦濾波器的情況、視窗應用的重要性以及如何生成不同拓撲的濾波器。不過(guò)在 FPGA 中實(shí)現濾波器之前，必須使用如 Octave、MATLAB或者 Excel等一種軟件工具生成一組濾波器系數。許多這些工具都可提供簡(jiǎn)化的界面和選項，幫助用戶(hù)以最少的工作量完成濾波器設計，MATLAB 中的 FDA 工具就是最好的示例。

在為所需濾波器生成一組系數后，就可在 FPGA 中實(shí)現濾波器。無(wú)論決定采用的抽頭數量多寡，FIR 濾波器每一級的基本結構是不變的，總是由乘法器、存儲以及加法器構成。

現在在許多應用中都可看到數字濾波器的身影，而 FPGA 則可為使用它們的系統設計人員帶來(lái)顯著(zhù)優(yōu)勢。

大多數工程師青睞的、迄今為止最簡(jiǎn)單的方法是使用賽靈思 COREGenerator? 工具的 FIR Compiler，其可為定制和生成高級濾波器提供多種選項。用戶(hù)可將生成的系數以 COE 文件形式導入 FIR Complier。該文件內含已經(jīng)為基數賦值的各種濾波器系數。

Radix=10;

Coefdata =

-0.013987944,

-0.01735736,

-0.005971498,

0.012068368,

0.02190073,

將這些系數加載后，FIR Compiler將顯示與所提供系數相對應的該濾波器頻率響應，以及阻帶衰減與通帶紋波等基本性能特征。

在使用 FIR Compiler 工具完成濾波器定制后，只要用戶(hù)使用的是正確的仿真庫，CORE Generator 就可生成實(shí)現設計以及在實(shí)現之前的行為仿真過(guò)程中對其仿真所需的全部文件。

如果愿意，用戶(hù)還可以使用用戶(hù)自己生成的 HDL 實(shí)現該濾波器。這種方法一般只有在用戶(hù)最終實(shí)施目的是ASIC，只是將 FPGA 實(shí)施用作原型設計系統時(shí)使用。在這種情況下，第一步是量化濾波器系數，以便使用浮點(diǎn)結果的固定數字表示。由于濾波器系數可以為正，也可以為負，常見(jiàn)的做法是采用二的補碼格式表示這些系數。在完成系數的量化后，就可將其當作常數用于HDL 設計中。

現在在許多應用中都可看到數字濾波器的身影，而 FPGA 則可為需要使用它們的設計人員帶來(lái)顯著(zhù)優(yōu)勢。使用基本數學(xué)工具，結合 FPGA 內核生成工具或者直接使用 HDL，可便捷設計和實(shí)現窗式正弦濾波器。