運用智能的調試和綜合技術(shù)隔離FPGA設計中的錯誤

通過(guò)導出模塊隔離問(wèn)題

您可將故障模塊作為完全獨立的綜合項目導出，以便專(zhuān)門(mén)對該模塊進(jìn)行調試。導出過(guò)程會(huì )產(chǎn)生隔離的綜合項目，其中包含所有該模塊的源文件、語(yǔ)言標準和編譯庫，以及所含文件的目錄路徑和路徑順序，以達到對該模塊進(jìn)行單獨綜合與調試的目的。如前一節所示，出現錯誤的模塊會(huì )自動(dòng)在設計數據庫中標出錯誤屬性，并在設計原理圖中突出顯示，便于對該模塊進(jìn)行查找和提取。

為了導出模塊及其所有相關(guān)源文件進(jìn)行隔離調試，應首先在Synplify Pro/Premier 軟件GUI 中(圖4)的設計分級視圖或RTL視圖中選擇設計模塊或實(shí)例，然后點(diǎn)擊右鍵并在彈出菜單中選擇“Generate Dependent File List”。

將每個(gè)分級模塊的錯誤進(jìn)行修復后，您可將其再集成到設計中，既可作為RTL在整個(gè)設計環(huán)境中重新綜合(自上而下的綜合流程)，也可作為網(wǎng)表(自下而上的流程)進(jìn)行綜合(見(jiàn)圖5)。

要滿(mǎn)足時(shí)序要求就不可避免地要用到設計分級，這可能會(huì )帶來(lái)挑戰。層級界限可能會(huì )限制性能，除非為設計的每個(gè)層級分區建立時(shí)序預算。使用RTL分區(也稱(chēng)為手動(dòng)鎖定編譯點(diǎn))時(shí)，一些工具能自動(dòng)設置時(shí)序預算。Synplify Pro/Premier 軟件還能提供自動(dòng)編譯點(diǎn)，能創(chuàng )建自動(dòng)分區，比方說(shuō)通過(guò)多處理加速運行速度。預算功能為每個(gè)RTL分區建立接口邏輯模型(ILM)，這樣軟件就能知道如何滿(mǎn)足每個(gè)分區的時(shí)序目標。這樣，您可為每個(gè)編譯點(diǎn)指定一個(gè)約束文件，從而覆蓋手動(dòng)鎖定編譯點(diǎn)自動(dòng)時(shí)序預算。

Synopsy 近期進(jìn)行的全球用戶(hù)調查發(fā)現，59% 的設計人員認為“設計規范的正確性”是最重要的設計挑戰之一。這個(gè)挑戰會(huì )造成設計延期，最壞情況下可能導致設計失敗。設計工具必須能盡早捕捉到錯誤，并就設計工作提供更高的可視化，確保設計規范得到有效驗證和修復。這些工具還必須就提出的設計修復方案提供反饋途徑。