基于A(yíng)D9958多波形雷達信號源軟硬件的設計
加入技術(shù)交流群
3．2 時(shí)序產(chǎn)生器
3．2．1 DDS參考時(shí)鐘
AD9958支持多種時(shí)鐘配置方式用以實(shí)現AD9958的系統時(shí)鐘。通過(guò)設置AD9958的CLK_MODE_SEL管腳，可將時(shí)鐘設置為晶振輸入或參考時(shí)鐘輸入，并且支持單端或差分的時(shí)鐘方式。這里將其配置為參考時(shí)鐘單端輸入模式，直接通過(guò)FPGA輸入20 MHz時(shí)鐘信號，并通過(guò)AD9958鎖相環(huán)電路倍頻產(chǎn)生AD9958系統時(shí)鐘400 MHz，倍頻系數通過(guò)FRl寄存器的FRl22：18>位設置。設FRl22：18>這5位換算的十進(jìn)制值為M，表1給出CLK_MODE_SEL引腳、M與時(shí)鐘的關(guān)系。
3．2．2 時(shí)序控制信號
DDS的時(shí)序控制信號由FPGA完成，包括DDS的IO_Updata、PS0一PS3等信號。FPGA接受ADSP-BF531的時(shí)序控制參數，經(jīng)過(guò)分頻產(chǎn)生相應的定時(shí)信號。即產(chǎn)生相應波形下的更新信號(IO_Updata)、PSO~PS3信號等，實(shí)現波形時(shí)序控制。
雷達脈沖信號產(chǎn)生的時(shí)序關(guān)系如圖2所示。根據雷達脈沖波形參數，FPGA產(chǎn)生同步信號及更新信號。其中，將脈沖寬度(PW)，脈沖重復周期(PRI)作為時(shí)序控制信號。本文引用地址：http://dyxdggzs.com/article/189026.htm
根據圖2的時(shí)序關(guān)系，時(shí)序產(chǎn)生器實(shí)際上是一個(gè)可編程的計數分頻比較單元，在DDS控制處理器的控制下，產(chǎn)生所需的各種控制信號。時(shí)序產(chǎn)生器的邏輯原理如圖3所示。
時(shí)序產(chǎn)生器中的可編程PRI計數器，根據控制器預置的PRI值，產(chǎn)生PRI周期控制信號。同時(shí)該計數器的值與可編程比較器的值進(jìn)行相同比較，比較器輸出用于產(chǎn)生ioupdata脈沖。在相位編碼模式下，利用子碼產(chǎn)生器產(chǎn)生相位選擇
(p_contr01)脈沖；在線(xiàn)性調頻模式下，利用方向控制器產(chǎn)生(1pm_contro1)控制線(xiàn)性調頻方向。時(shí)序產(chǎn)生器產(chǎn)生幀同步信號、視頻脈沖信號和IO_Updata脈沖，用于控制DDS產(chǎn)生時(shí)序的中頻脈沖信號。
評論