多端口寄存器堆的低功耗設計方法

1 寄存器堆的功耗組成
1．1 寄存器堆的總體結構
目前寄存器堆所采用的基本組成單元是6T SRAM。寄存器堆在電路結構上，可分為四個(gè)部分。第一是由存儲單元構成的存儲陣列；第二是由地址緩沖器、譯碼器、字線(xiàn)及其驅動(dòng)器構成的地址路徑；第三是由數據緩沖器、讀寫(xiě)放大器、位線(xiàn)及其預充電路構成的數據路徑；第四是讀寫(xiě)控制邏輯。如圖1所示。

1．2 多端口寄存器堆結構
多端口的存儲單元一般每個(gè)端口都有自己的字線(xiàn)和位線(xiàn)，從而保證各個(gè)端口能夠同時(shí)獨立工作，以滿(mǎn)足指令級并行的微處理器工作要求。但是這同時(shí)也導致了寄存器堆功耗的迅速提高。多端口讀寫(xiě)位線(xiàn)一般有差分式和單端式兩種，差分式讀寫(xiě)以更高的數據準確性和讀寫(xiě)速度應用于多數的多端口設計。其結構如圖2所示。

1．3 多端口寄存器堆的功耗組成
1．3．1 基本單元SRAM
基本單元SRAM的功耗主要由三個(gè)部分組成。一是動(dòng)態(tài)功耗，即電容充放電所消耗的功耗。二是短路功耗，即電源和地導通時(shí)所消耗的功耗。三是MOS管泄漏電流所引起的靜態(tài)功耗。在三種功耗中動(dòng)態(tài)功耗所占比重最大，而SRAM中位線(xiàn)連接許多存儲體單元，其電容負載很大，位線(xiàn)充放電所引起的動(dòng)態(tài)功耗就很大，占到總體動(dòng)態(tài)功耗的80％，所以?xún)?yōu)化位線(xiàn)動(dòng)態(tài)功耗對整個(gè)SRAM功耗降低影響很大。
1．3．2 電路組成部分
在多流水線(xiàn)結構的指令集并行微處理器中，一個(gè)時(shí)鐘周期內可能對寄存器堆同時(shí)進(jìn)行讀寫(xiě)操作，假設每個(gè)操作的功耗是獨立的，那么寄存器堆的總功耗即為每個(gè)操作所用功耗乘以單位時(shí)間內的操作次數。每個(gè)操作的功耗是電路各部分功耗的總和：譯碼邏輯功耗，存儲陣列功耗，敏感放大器功耗，以及對敏感放大電路、預充電路和寫(xiě)驅動(dòng)電路控制的驅動(dòng)信號的功耗。因此，要降低寄存器堆的功耗，就應該同時(shí)從基本單元SRAM以及各個(gè)電路組成部分入手。

2 降低寄存器堆功耗的主要途徑
2．1 降低電壓擺幅
SRAM的動(dòng)態(tài)功耗可由式(1)表示：

其中，α是活動(dòng)因子，f是時(shí)鐘頻率，CL是負載電容，Vswing是信號擺幅，VDD是電源電壓，位線(xiàn)動(dòng)態(tài)功耗可以用式(2)表示：

f和Cbitload分別是位線(xiàn)的轉換頻率和電容負載，Vswing是位線(xiàn)電壓擺幅，VDD是電源電壓。由(2)式可以看出在轉換頻率和電源電壓固定的條件下，可以通過(guò)減少位線(xiàn)電壓擺幅來(lái)優(yōu)化位線(xiàn)功耗，由于SRAM進(jìn)行寫(xiě)操作時(shí)Vswing達到VDD，而讀操作時(shí)Vswing很小，所以Vswing研究主要在寫(xiě)操作周期。
采用電荷分享方法的低位線(xiàn)擺幅(LVBS)低功耗SRAM結構設計可以降低位線(xiàn)電壓幅值，如圖3所示，當clk為0時(shí)，連接data_outO和data_outl的傳輸門(mén)關(guān)閉，無(wú)論data_in為何值，電荷分享驅動(dòng)電路中兩個(gè)MOS管中只有一個(gè)能被打開(kāi)，所以輸出data_out0和data_outl中只有一個(gè)輸出為VDD，另一個(gè)輸出則為GND。當clk為1時(shí)，兩個(gè)MOS管同時(shí)關(guān)閉，異或非門(mén)輸出為1，傳輸門(mén)打開(kāi)。只要輸出負載電容相等，根據電荷守恒定律，data_out0和data_out1的電壓都變?yōu)閂DD／2，即電壓擺幅減少了50％，根據式(1)可知，位線(xiàn)動(dòng)態(tài)功耗降低，從而達到降低寄存器堆功耗的目的。