基于CMOS閾值電壓的基準電路設計

由于工藝及實(shí)際生產(chǎn)中存在偏差，運放通常會(huì )受到輸入“失調”的影響。假設失調電壓為Vos，以A1為例，原來(lái)的式(10)與式(12)變?yōu)椋?p>
因為VOS1《VTP，所以含有VOS1的多項式的值也很小，其對于VP的影響也小。同理對A2，A3，式(17)，式(18)變?yōu)椋?p>

同樣，由于VOS2《VTN，VOS3《VP，所以A2，A3的失調電壓對于VN和Vref的影響也很小，并且，其對于Vref的作用還可以通過(guò)R7／R5來(lái)補償。

3 電路設計
基于上面分析，該電路基于某公司O．5 μm工藝設計，表1所示的是圖3中部分器件的設計參數。

為了減小運放的失調電壓，MP1，MP2對和MN1，MN2對均采用相同的寬度以確保較好的匹配性。另外，由式(11)、式(16)分析可以看出，閾值電壓也需要一定的匹配，因此設計中使用一些大尺寸的器件，并在版圖中將它們放置在相鄰的位置，以消除失調。

4 仿真結果
根據以上電路設計，電路采用hSpice進(jìn)行仿真驗證。如圖8(a)～(c)所示分別為該電路輸出O．6 V，1．2 V以及2．95 V的仿真結果?？梢钥闯?，在-50～+125℃之間，輸出的基準電壓只有零點(diǎn)幾個(gè)毫伏的波動(dòng)，明顯降低了傳統電路中由于雙極晶體管帶來(lái)的溫度系數，并且輸出并不再像帶隙基準那樣，只能輸出l.25 V的基準電壓，而是可以通過(guò)調整減法器的比例來(lái)達到設計者需要的基準電壓。

5 結 語(yǔ)
依據CMOS閾值電壓和溫度的線(xiàn)性關(guān)系，利用閾值電壓產(chǎn)生兩個(gè)獨立于電源電壓和晶體管遷移率的負溫度系數電壓VP和VN，通過(guò)將其相減，抵消溫度系數，從而得到任意大小的基準電壓值。設計電路中不涉及雙極晶體管，從而避免了其帶來(lái)的溫度影響。電路基于某公司O．5 μm CMOS工藝設計，利用HSpice進(jìn)行仿真驗證，各項指標均已達到設計要求，并已成功應用于一款高精度的ADC電路中，且實(shí)際測試結果與設計值吻合，驗證了該方案的正確性與可行性。目前正在將其應用于鎖相環(huán)等電路中，使該基準電路得到更廣泛的應用。