基于CMOS閾值電壓的基準電路設計

2．4 基于NMOS閾值電壓產(chǎn)生VN電路設計
如圖3中模塊2所示，VN是由MN1，MN2產(chǎn)生的一個(gè)隨溫度變化的線(xiàn)性電壓。與VP產(chǎn)生電路不同的是，通過(guò)合理設置R3，R4的值，使得MN1與MN2都工作在飽和區。MP4為啟動(dòng)管，它使得電路盡快擺脫零點(diǎn)進(jìn)入正常工作，然后自行關(guān)閉。經(jīng)過(guò)MN1和MN2的電流分別為：

式中：VTN為MN2的閾值電壓；VTNo為Vsb=0的閾值電壓。
同樣暫時(shí)假設運放A2不存在失調，則：

由式(17)可知，VN僅為閾值電壓的函數，并且，忽略體效應對VN的影響，VN仍然可以看作是溫度的線(xiàn)形函數。圖5所示的是HSpice的仿真驗證波形，同樣，從圖中可以看到，當溫度從-40℃變化到125℃時(shí)，VN亦隨溫度線(xiàn)形變化。

2．5 減法器電路設計
從式(12)、式(17)可以看出，VP與VN均為負溫度系數，所以可以通過(guò)VP與VN相減得到一個(gè)近似零溫度系數的基準電壓。減法器的電路設計如圖3中模塊3所示。從圖中可以得到，減法器的傳輸函數為：

通過(guò)合理設置(1+R5／R6+R5／R7)可以抵消VP與VN的溫度系數，而R7／R5可以用來(lái)設置設計者需要的基準電壓值?？梢?jiàn)，通過(guò)這種方式設計的基準電壓不一定是一個(gè)固定的1．25 V電壓，而是可以通過(guò)調整R7和R5的阻值來(lái)達到設計者需要的基準電壓。
2．6 運放設計
為了提高基準電路的特性，設計電路中的運放A1，A2，A3均采用折疊式的共源共柵結構，具有很高的電壓增益與寬的線(xiàn)性區間，保證了較高的基準精度與較大的調整空間，電路結構如圖6所示。在輸出端采用一個(gè)：PMOS源跟隨器M14以提高運放的輸出擺幅。經(jīng)HSpice仿真驗證，該運放開(kāi)環(huán)增益105 dB，CMRR和PSRR均在150 dB以上，保證了較好的電源特性和共模特性，仿真波形如圖7所示。